一种新型测试生成电路的设计

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1、一种新型测试生成电路的设计

2、第1...摘要：使用d兼容为基础的宽压缩，设计了一种用于混合式机内自动测试的新型测试生成电路。这种测试电路具有每个时钟循环都对电路进行测试的特点，特别适合于自动计数的设计和自测结构。关键字：错误覆盖；实验时钟；生成电路一、引言机内自测正被广泛地应用于测试复杂的识别码。机内自测的测试方法大体上分为时标测试和扫描测试。前者是每个时钟循环都对电路进行测试，特别适合于自动计数的设计和自测结构，如逻辑障碍监测装置，这种测试常在置入的触发器和测试电路间加入一些逻辑电路。扫描测试法也称为扫描自

3、测，在扫描链自序列位的顺序变化中，使用线性反馈移位寄存器，使用此种方法，扫描触发器和测试电路之间不会插入其它电路，但测试时间相当长，原因是每一个测试模型都要依次装入扫描链，但大部分时间却只是装入而不使用。传统的时标测试和扫描测试都是以伪随机测试为基础的，为减缓错误覆盖不足和测试时间过长等缺点，一般多同时使用多个混合式的自测装置。500)this.style.ouseg(this)">以上这些都是针对随机错误而设计的，通过直线自测反馈把判断性测试置入错误的伪程序里。但在错误太多或测试序列过长的情况下，装入扫描

4、链的时间必然很长。此外，长直线反馈移位寄存器需要许多具体的位电路，会增加机内自测的总成本。以上这些问题可以通过在时标机内置入一个可处理且有机械输出的自测系统来解决，这种系统相当小，可用于直线伪测试，它由直线反馈移位寄存器和组合逻辑电路实现。直线反馈移位寄存器会受到测试块中未处理位的限制；而组合逻辑电路则是在位转移线中也实现顺序改动的功能，即从模式的伪程序中变位。但直线反馈移位寄存器的复合时间较长，而且可能存在反作用。本文提出了把伪测试和判断性测试联系起来，在合理的时间内对错误进行完全覆盖的方法。此方法建立于

5、测试模块的编码中。图1为有负载的试验模型。　二、测试方法500)this.style.ouseg(this)">混合式机内测试应用了伪测试和判断性测试。在伪测试中使用的是具有M路输入的基本测试电路，并且用一个M次的基本多项式直线反馈移位寄存器来发掘那些可测的随机错误。在判断性测试中，用ζ+1个触发器作为计数器，生成2ζ种组合模式，利用多路转换器的重新组合，完成ζ+1位基本多项式直线反馈移位器。这些组合模式随后会被压缩，接着在被测电路应用测试程序，并将程序嵌于准备判定的测试中。一个二端口（输入）的M位转换器再

6、把伪测试和判定性测试的结果传递给被测试的生成电路。测试生成电路的设计步骤如下：（1）把伪随机模型应用于被测电路，覆盖所有可测的随机错误；（2）用一种自动测试图形生成程序来检查测试程序的错误；（3）对自动测试图形生成程序完成测试宽压缩并测出译码测试的宽度ζ；（4）对解压缩电路进行设计。在应用了伪随机模式后，测试生成电路转为判断性模式，有2ζ种组合测试模式用于被测电路和解压缩电路，并在这2ζ组模式中应用预计算判断测试。重组的测试生成电路中，多路转换器的数量由ζ+1和基础多项式的次数M决定。设A（x）是M次的函数

7、，B（x）是新的测试生成电路的ζ+1次多项式的实根，多路通道的数目由ζ+1次给出，或者由多项式[A（x）500)this.style.ouseg(this)">B（x）]给出。图2是一个M=8、ζ=4、含有8个触发器（F1～F8）的测试生成电路，把测试模式输入置“0”，应用于伪随机测试的8次基本多项式1+x3+x5+x6+x8，当ζ=4时，测试模式输入置“1”，则测试生成电路用5次基本多项式1+x3+x5表示。1、宽压缩混合机内测试应用时间包含两部分：伪随机测试时间和把2ζ种组合模式用于判定性模式的时间。由

8、于可测的随机错误至多可用几千个伪随机模式来发掘，所以测试时间大部分由测试宽压缩得出的ζ值决定。在大多数情况下，如果被测电路的部分输入信号由同一测试生成电路的输出信号提供，错误覆盖并不减少。测试装置可由一个矩阵来代替，该矩阵的行是测试矢量，列是某一指定的输入值。图3（a）给出了基准电路，图3（b）是测试矩阵，其第2列、第4列的元素相同；它们是兼容的，可接入同一顺序生成的输入端口，第3列、第5列也一样，而第1列、第4列属于逆兼容，因此也可接入同一输入端口（见图3(c)、3(d)）。顺序生成器是一个2位计算器。设

9、a=[a1，a2，a3，……，an-1，an]T，b=[b1，b2，b3，……，bn-1，bn]T，作为两个特殊的测试矩阵，有ai,bi500)this.style.ouseg(this)">{0，1，x}，x是任意的，a列和b列是兼容的。既然aj、bj都不是任意的，则aj，bj≠x，且aj500)this.style.ouseg(this)">bj=1或0。图3（b）是一个完整的测试器，3、4、5列互兼容，由同