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时间:2018-06-14
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1、VHDL语言前言1.VHDL语言简介VHDL语言(VHSICHardwareDescriptionLanguage,甚高速集成电路硬件描述语言)是一种设计、仿真、综合的标准硬件描述语言,是对可编程逻辑器件进行开发与设计的重要工具,其优点是:支持自上而下和基于库的设计,支持范围广,具有多层次描述系统硬件功能的能力。VHDL语言已成为IEEE的一种工业标准,是实现信息系统硬件开发所必备的知识和技能。2.本课程的主要内容:l数字系统硬件设计描述lVHDL语言程序的基本结构lVHDL语言的数据类型与运算操作符lVHDL语言构造体的描述方式lVH
2、DL语言的主要描述语句l基本逻辑电路设计l仿真与逻辑综合lMAXPLUSII使用说明lACTIVEHDL使用说明l电路设计实例3.参考教材《VHDL硬件描述语言与数字逻辑电路设计》侯伯亨顾新西安电子科技大学出版社1999;《VHDL编程与仿真》王毅平张振荣人民邮电出版社2000年7月第一章数字系统硬件设计概述1.1传统的系统硬件设计方法l采用自下而上(BottomUp)的设计方法l采用通用的逻辑元、器件l在系统硬件设计的后期进行仿真和调试l主要设计文件是电原理图1.2利用硬件描述语言(HDL)的硬件电路设计方法l硬件描述语言:可以描述硬
3、件电路的功能,信号连接关系和定时关系的语言。利用硬件描述语言编程来表示逻辑器件与系统硬件的功能和行为,是该设计方法的一个重要特征。l采用自上而下(TopDown)的设计方法就是从系统的总体要求出发,自上而下地逐步将设计内容细化,最后完成系统硬件的总体设计。l设计的三个层次:第一层次是行为描述。实质上就是对整个系统的数学模型的描述(抽象程度高)。第二层次是RTL方式描述,又称寄存器传输描述(数据流描述),以实现逻辑综合。第三层次是逻辑综合,就是利用逻辑综合工具,将RTL方式描述的程序转换成用基本逻辑元件表示的文件(门级网络表)。在门电路级
4、上再进行仿真,并检查定时关系。l完成硬件设计的两种选择:由自动布线程序将网络表转换成相应的ASIC芯片制造工艺,作出ASIC芯片。将网络表转换成FPGA编程代码,利用FPGA器件完成硬件电路设计。l自上而下硬件设计流程规格设计行为级描述行为级仿真RTL级描述RTL级仿真逻辑综合优化门级仿真定时检查输出门级网表lHDL语言设计硬件电路的优点:系统中可大量采用芯片采用系统早期仿真降低了硬件电路设计难度1.3VHDL语言设计硬件电路的优点l美国国防部1982年开发VHDL(Very-High-SpeedIntegratedCircuitHar
5、dwareDescriptionLanguage)语言,是当前广泛使用的HDL语言之一,并被IEEE和美国防部采用为标准的HDL语言。l设计技术齐全、方法灵活、支持广泛l系统硬件描述能力强l可以与工艺无关编程l语言标准、规范、易于共享和复用第二章VHDL语言程序的基本结构2.1VHDL语言设计的基本单元及其构成l一个完整的VHDL语言程序通常包含实体(Entity)、构造体(Architecture)、配置(Configuration)、包集合(Package)和库(Library):l功能:实体-—-用于描述所设计的系统的外部接口信号
6、;构造体——用于描述系统内部的结构和行为;包集合——存放各设计模块都能共享的数据类型、常数和子程序库;配置——用于从库中选取所需单元来组成系统设计的不同版本;库——存放已经编译的实体、构造体、包集合和配置。l基本组成:实体说明和构造体两部分实体说明(接口)构造体(实现)1.实体说明:规定此实体输入与输出的数目与类型。l结构:entity实体名is[generic(类属参数说明)];[port(端口说明)];end实体名;l类属参数说明:generic(常数名:数据类型:=数值);在端口说明前,用于指定参数。l端口说明:在entity语句
7、的实体说明部分,常用port语句描述实体对外界连接的端口(数目、方向和数据类型)。port(端口名:端口方向端口数据类型;...端口名:端口方向端口数据类型;);端口方向:in(输入),只能读,用于:时钟输入、控制输入(装入、复位、使能)、单向数据输入;out(输出),只能被赋值,用于不能反馈的输出;inout(输入输出),既可读又可被赋值,被读的值是端口输入值而不是被赋值,作为双向端口。buffer(缓冲),类似于输出,但可以读,读的值是被赋值,用做内部反馈用,不能作为双向端口使用。l例1):entityNAND2isport(A,B
8、:inBIT;Z:outBIT);endNAND2;l例2):--Defineanentity(design)calledCOMP--thathas2N-bitinputandoneoutput.entit
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