基于tms6678和xc6vlx240的通用雷达信号处理板设计

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1、基于TMS6678和XC6VLX240的通用雷达信号处理板设计【摘要】研究一种基于DSP（TMS6678）和FPGA（XC6VLX240）的通用雷达信号处理板的设计。利用FPGA（XC6VLX240）支持并行处理和IP核的特点，可快速实现多通道雷达信号的下变频（DDC）和数字脉冲压缩（DPC）等前期算法处理;利用8核DSP（TMS6678）支持浮点处理和多种高速接口类型的优势，可快速实现多目标检测（MTD）等后期算法处理及高速数据传输。最终利用SRIO交换机（TSI578）实现通用雷达信号处理板之间的高速数据

2、通讯。【关键词】多通道采样;IP核;DDR3;PCI-E;SRIO交换;FPGA;DSP1.引言随着雷达信号处理技术的日益发展，对雷达信号处理板的处理速度提出了更高的要求。本模块采用高速DSP和FPGA芯片以及流水线设计对多通道雷达信号进行高速并行处理，并将三化设计思想贯穿于整个设计流程[1]。2.通用信号处理板的总体架构此板主要包括四部分，分别为AD采样模块、DSP模块、FPGA模块、SRIO交换模块、电源模块、时钟模块。其总体架构图如图1所示：6图1总体架构图模拟中频雷达信号经过AD采样模块后，数据传输到

3、FPGA中进行DDC下变频、脉冲压缩等前期处理，处理后的数据通过PCI-E总线传输到DSP0或DSP1进行多目标检测MTD、恒虚警等后期算法处理，最终处理完的数据可以通过SRIO交换模块对外传输或者通过DSP自带的以太网上传到上位机。另外FPGA、DSP0、DSP1可以通过SRIO交换模块进行数据互联[2]。3.设计实现3.1AD采样模块设计AD采样模块主要实现2路中频信号的AD采样，采用芯片LTC2208，其特点是：采样精度高，16位时钟线和数据线都是差分信号，提高了信号的抗干扰性。其设计图如图2所示。图2

4、AD模块设计图3.2FPGA模块设计如图3所示，FPGA采用Xilinx公司的XC6VLX240，具有算法资源多以及配置灵活的特点。其上电启动采用主动并行的配置方式，优点是读取速度快[3]。FPGA的算法模块、各种接口模块的组成框图如图4所示。6由图4可知，FPGA除了必须的时钟、复位、JTAG、电源模块外，还包括配置DSP模块、控制及接收AD数据模块、DDR3控制模块、PCI-E、SRIO、GPIO接口以及算法模块（例如DDC等）。其中，DDR3、PCI-E、SRIO总线采用xilinx公司提供的相应的IP

5、核进行设计，以便于提高开发进度以及后期扩展[4]。图3FPGA配置图图4FPGA功能框图图5TMS6678内部框图图6TMS6678配置图3.3DSP模块设计DSP模块采用两片TI公司的TMS6678芯片。TMS6678是一款频率达到1.25GHz的8核高速DSP，具有DDR3、EMIF、PCI-E、SRIO、以太网、GPIO等多种接口，便于电路板扩展开发[5]。其内部构成及外部接口如图5所示，其配置电路设计如图6所示。此外，两片DSP可以串行处理（通过hyper-link接口传输数据），也可以并行实现冗余设

6、计。3.4SRIO交换模块设计SRIO交换机模块采用TSI578芯片，具备8路RapidIO（4×）交换能力，其内部框图和连接原理图如图7所示。图7TSI578的内部框图图8TSI578的连接原理图图9UCD9222、UCD7242的配置图6此外，利用TSI578的SRIO交换功能，该板还可以与同类型的电路板实现级联设计。3.5电源模块由于整个电路板的主要芯片工作所需的电压类型较多、电压较低、所需电流较大、上电顺序要求严格，电源部分采用TI公司的UCD9222、UCD7242以及PTH08T220等。其中UC

7、D9222、UCD7242的配置较难，其电路设计图如图9所示。建议采用TI公司的GPIOtoJTAG仿真器，可对UCD9222以图形化界面进行灵活配置。3.6时钟模块时钟模块主要分为两部分：采样时钟电路和处理时钟电路。采样时钟电路如图10所示，采用MC100LVEP14作为时钟分配芯片（采样时钟以80M为例），该芯片专为高速时钟分路应用设计，由器件引入的抖动极低，对时钟的恶化可忽略不计。图10采样时钟电路处理时钟电路包括FPGA和DSP时钟电路，其中FPGA处理时钟频率采用200MHz，故采用LVPECL接口

8、的TCXO，直接与FPGA相连，如图11所示。DSP采用25M源时钟，由CDCE62005芯片产生DSP内核和接口需要的时钟，如图12所示。6图11FPGA处理时钟电路图12DSP处理时钟电路4.系统测试系统测试采用70.5MHz中频信号，通过chipscope采集到的噪声和AD数据如图13-14所示。图13噪声信号采样图图1470.5MHz信号采样图FPGA算法处理DDC（4抽1）之后的I、Q两路