01提高型实验一 基于lcd的电子时钟实验

《01提高型实验一 基于lcd的电子时钟实验》由会员上传分享，免费在线阅读，更多相关内容在应用文档-天天文库。

1、提高型实验一基于LCD的电子时钟实验一、实验目的1.学习LCD与ARM的LCD的控制器的接口原理；2.掌握内置LCD控制器驱动编写方法；二、实验设备1.EL-ARM-830教学实验箱，PentiumII以上的PC机，仿真器电缆。2.PC操作系统WIN98或WIN2000或WINXP，ARMSDT2.5或ADS1.2集成开发环境，仿真器驱动程序。3.本实验使用实验教学系统的CPU板，在进行本实验时，LCD电源开关、音频的左右声道开关、AD通道选择开关、触摸屏中断选择开关等均应处在关闭状态。三、实验原理1．LCD显

2、示原理通常我们常用的LCD显示模块，有两种，一是带有驱动电路的LCD显示模块，一是不带驱动电路的LCD显示屏。大部分ARM处理器中都集成了LCD的控制器，所以，针对ARM芯片，一般不使用带驱动电路的LCD显示模块。S3C44B0X中具有内置的LCD控制器，它能将显示缓存（在SDRAM存储器中）中的LCD图像数据传输到外部的LCD驱动电路上的逻辑功能。它支持单色、4级、16级灰度LCD显示，以及256彩色LCD显示。在显示灰度时，它采用时间抖动算法（time-basedditheringalgorithm）和帧率

3、控制(FrameRateControl)方法，在显示彩色时，它采用RGB的格式，即RED、GREEN、BLUE，三色混合调色。通过软件编程，可以实现233或332的RGB调色的格式。对于不同尺寸的LCD显示器，它们会有不同的垂直和水平象素点、不同的数据宽度、不同的接口时间及刷新率，通过对LCD控制器中的相应寄存器写入不同的值，来配置不同的LCD显示板。S3C44B0X中内置的LCD控制器提供了下列外部接口信号：VFRAME:LCD控制器和LCD驱动器之间的帧同步信号。它通知LCD屏开始显示新的一帧，LCD控制器

4、在一个完整帧的显示后发出VFRAME信号。VLINE:LCD控制器和LCD驱动器间的同步脉冲信号，LCD驱动器通过它来将水平移位寄存器中的内容显示到LCD屏上。LCD控制器在一整行数据全部传输到LCD驱动器后发出VLINE信号。VCLK:LCD控制器和LCD驱动器之间的象素时钟信号，LCD控制器在VCLK的上升沿发送数据，LCD驱动器在VCLK的下降沿采样数据。44VM:LCD驱动器所使用的交流信号。LCD驱动器使用VM信号改变用于打开或关闭象素的行和列电压的极性。VM信号在每一帧触发，也可通过编程在一定数量的

5、VLINE信号后触发。VD[3:0]:LCD象素数据输出端口。VD[7:4]:LCD象素数据输出端口。LCD控制器包含REGBANK,LCDCDMA,VIDPRCS,和TIMEGEN。REGBANK具有18个可编程寄存器，用于配置LCD控制器。LCDCDMA为专用的DMA，它可以自动地将显示数据从帧内存中传送到LCD驱动器中。通过专用DMA，可以实现在不需要CPU介入的情况下显示数据。VIDPRCS从LCDCDMA接收数据，将相应格式（比如4／8位单扫描和4位双扫描显示模式）的数据通过VD[7:0]发送到LCD

6、的驱动器上。TIMEGEN包含可编程的逻辑，以支持常见的LCD驱动器所需要的不同接口时间和速率的要求。TIMEGEN部分产生VFRAME,VLINE,VCLK,VM等信号。图1如图1所示，该图揭示了LCD彩色图像数据在LCD的显示缓存中的存放结构，以及彩色图像数据在LCD液晶屏上是如何显示的规则。320x240像素的8位数据的256彩色LCD屏，显示一屏所需的显示缓存为320x240x8bit,即76800字节，在显示缓存中每个字节，如图2-38最右面的图所示，都对应着屏上的一个象素点，因此，8位256彩色显示

7、的显示缓存与LCD屏上的象素点是字节对应的。每个字节中又有RGB格式的区分，既有332的RGB，又有233的RGB格式，这因硬件而定。在彩色图像显示时，首先要给显示缓存区一个首地址，这个地址要在4字节对齐的边界上，而且，需要在SDRAM的4MB字节空间之内。它是通过配置相应的寄存器来实现的。之后，接下来的76800字节，就为显示缓存区，这里的数据会直接显示到LCD屏上去。屏上图像的变化是由于该显示缓存区内数据的变化而产生的。在了解了8位彩色LCD显示原理之后，通过正确配置S3C44B0X的LCD控制器相应的寄存

8、器，就能正确启动LCD的显示。请仔细阅读各寄存器的配置项。表2为LCD的控制寄存器1的的配置说明。44表2LINECNT：(只读)这些位反映行计数值[31:22]CLKVAL：确定VCLK的频率.[21:12]VCLK=MCLK/(CLKVALx2)(CLKVAL≥2)WLH：确定VLINE高电平的宽度[11:10]00=4clock,01=8clock,10=12clock,11=1