静态随机存取记忆体(sram)中的漏电流控制

静态随机存取记忆体(sram)中的漏电流控制

ID:8243084

大小:645.78 KB

页数:8页

时间:2018-03-12

静态随机存取记忆体(sram)中的漏电流控制_第1页
静态随机存取记忆体(sram)中的漏电流控制_第2页
静态随机存取记忆体(sram)中的漏电流控制_第3页
静态随机存取记忆体(sram)中的漏电流控制_第4页
静态随机存取记忆体(sram)中的漏电流控制_第5页
资源描述:

《静态随机存取记忆体(sram)中的漏电流控制》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库

1、LeakageControlinSRAM靜態隨機存取記憶體(SRAM)中的漏電流控制LeakageControlinSRAM洪子健Tzu-ChienHung電路設計部摘要不可忽視的問題。為了控制並進一步降低漏電流,我們首先必須瞭解漏電流的成因。在深次微米技術中,漏電流已成為一個非常關鍵而且是不可忽視的問題。在微處理器(microprocessor)與數位訊號處理器度(DSP)中,快取記憶體(cachememory)佔有相當大的面積,因此降低靜態隨機存取記憶體(SRAM)中的漏電流就能有效地降低微處理

2、器的漏電流。這篇文章將討論靜態隨機存取記憶體中的漏電流控制。首先將介紹漏電流的成因,接下來討論各種降低靜態隨機存取記憶體漏電流的方法並比較在各種條件下相互間優劣點,最後是個簡單的結論。圖一130奈米下的靜態與動態耗電1.漏電流成因於130奈米製程,100℃的晶片內部溫度下,靜態耗電也就是漏電流,佔總耗電的26%。相同的溫度下,100奈米製程,靜態耗電佔有總耗電的56%[1]。圖一與圖二分別顯示了130奈米與100奈米製程下靜態與動態耗電於各種不同溫度下的分布。於圖中可見,在深次微米製程,靜態耗電也就

3、是漏電流已成為一個非常關鍵而且是圖二100奈米下的靜態與動態耗電SoCTechnicalJournal111靜態隨機存取記憶體(SRAM)中的漏電流控制如圖三所示,在基底互補式金氧半(bulk底偏壓有關。高halodoping以及高基底偏壓會增CMOS)製程下,有三個主要的漏電流源:次臨加接面BTBT漏電流。同時,在類似的摻雜情況界漏電流(sub-thresholdleakage)、閘極漏電流(dopingprofile)下,P型電晶體(PMOS)的(gateleakage)以及逆偏壓結(rever

4、sebiasedJunctionBTBT漏電流要比N型電晶體(NMOS)junction)Band-to-BandTunneling(BTBT)漏電高出許多。流[2]。在大於180奈米製程下,以次臨界漏電流Onlythechargeintheshaded為主。在界於180奈米與90奈米間,我們就必須考慮閘極漏電流。小於90奈米,三種漏電流源就都要注意了。圖四汲閘引發能障下跌以下簡單介紹halodoping的用意與影響。Halodoping主要使用於小於0.25微米的製程,用來控制通道長度(chann

5、ellength)對臨界電壓(thresholdvoltage)的影響[3]。如圖五所示,n-圖三基底互補式金氧半的漏電流源通道電晶體將高濃度的p摻雜區域加在通道兩端。次臨界漏電流會因Vth的降低而成指數形的增加、逆偏壓基底以及更強的halodoping(將於隨後章節介紹)會增加Vth,也因此降低了次臨界漏電流。而如圖四所示的汲閘引發能障下跌(DrainInducedBarrierLowering,DIBL),當Vds增加時,受Vds影響的電荷也就同時增加,因此較低的Vg就能讓電晶體導通,因此高Vd

6、s會降低Vth,也就增加了次臨界漏電流。同時,次臨圖五Halodoping界漏電流也會因溫度的上升而成指數形的增加。閘極電流主要是與電子直接穿透閘極氧化層(gateoxide),跟氧化層的厚度和Vdd有指數形於通道兩端的高濃度的p摻雜區域將降低源的關係。接面BTBT漏電流與halodoping以及基極與汲極的電荷分配(chargesharing)效應,藉112系統晶片004期LeakageControlinSRAM此降低汲-基(drain-substrate)與源-基呆滯快取(drowsycashe

7、)、以及閘控Vdd(source-substrate)空乏區的寬度。電荷分配效(gated-Vdd)。應的降低縮小了通道長度減少對臨界電壓的影響,如圖六所示。2.1多臨界電壓互補式金氧半(MTCMOS)K.Nii在其撰寫論文中提出一種動態多臨界電壓(multi-threshold)互補式金氧半線路(MTCMOS),來降低漏電流[4]、圖七顯示了MTCMOS的記憶體細胞元。圖六Halodoping對通道長度與臨界電壓的影響汲源端空乏區的減小同時也減少了通道內的能障下跌,也因此降低了汲閘引發能障下跌。因

8、halodoping而產生的臨界電壓的下降趨緩與汲閘引發能障下跌都降低了次臨界漏電流。但halodoping,也就是通道兩端的高濃度摻雜也造成了較大的BTBT。事實上,靠近汲端高電場區的BTBT漏電流限制了halodoping的程度[3]。圖七MTCMOS的記憶體細胞元線路圖至此,讀者需注意到逆向基底偏壓與halodoping雖會降低次臨界漏電流,但也同時也會增當記憶體細胞元在待機狀態(sleepstate)加JunctionBTBT漏電流。時,sleep=1,sle

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。