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1、《计算机结构与逻辑设计》课件-(7)资料第三章时序逻辑电路触发器同步时序逻辑电路的分析与描述由触发器和门电路构成的时序逻辑电路常用中规模集成时序逻辑电路寄存器计数器§3.4常用时序逻辑电路模块计数器（Counter）寄存器（Register）移位寄存器（ShiftRegister）存储代码移位寄存器里存储的代码能在移位脉冲的作用下依次左移或右移1、算术运算2、并/串转换与串/并转换3、构成移位型计数器1DC1FF3Q31DC1FF2Q21DC1FF1Q11DC1FF0Q0XCP状态方程：CPQ1Q2Q3Q0X1010
2、1100011011100110111移位寄存器的基本电路形式11101CPQ1Q2Q3Q0X101011010011101101001111010110D3串行输入端Q0串行输出端1.集成移位寄存器移位寄存器74195逻辑图&&&&&111功能表9个输入端5个输出端D1、D2、D3、D4是并行数据输入端CP是时钟输入端J，K是数据串行输入端其余是控制输入端异步清除CR=0CR=1SH/LD=0SH/LD=1同步置数同步右移功能表逻辑符号（国标）限定符4个触发器动态符号关联符清除方式控制SRG4SH/LDM01CPC
3、2/1→CRRJD1KD2D3D41,2J1,2K0,2DLQ1Q2Q3Q4Q474195逻辑符号（简化）SH/LD74195CPCRJD1KQ1Q2Q3Q4Q4SH/LDCRD2D3D4JK并行数据输入端时钟输入端数据串行输入端输出端控制端双向移位寄存器74194逻辑图&&&&&功能表保持右移左移00M1M0011011置数逻辑符号SRG4M03CPC4CRRM0D2D31,4DQ1Q2Q3Q4M1011→/2←DSRD1D4DSL3,4D3,4D3,4D3,4D2,4DCPCRM0D2D3Q1Q2Q3Q4M1DS
4、RD174194DSLCRD4M1M0为1右移，为2左移M1M0为3时并行置数2.移位寄存器的应用算术运算并/串转换与串/并转换构成移位型计数器构成顺序存取存储器算术运算数据左移1位×2运算小数点右移1位数据右移1位（串入信号为0）小数点左移1位÷2运算Q2Q1Q00.Q2Q1Q0.Q2×22+Q1×21+Q0×20Q2×23+Q1×22+Q0×21左移1位×20Q2Q1.Q0Q2Q1Q0.Q2×22+Q1×21+Q0×20Q2×21+Q1×20+Q0×2-1右移1位÷2并/串转换与串/并转换FFFFFFFFFFFF
5、FFFFFFFFFFFFFFFFFFFF串入－串出串入－并出并入－串出并入－并出串/并转换并/串转换构成移位型计数器将移位寄存器的各触发器的状态反馈到其串行输入端，则移位寄存器常常不需要外信号输入就能（在时钟驱动下）自动运行，构成一种移位型计数器。环形计数器将串出信号直接反馈到串入端扭环计数器将串出信号取反后再反馈到串入端分频器将串出信号通过门网络后反馈到串入端Q4SRG4M01C2/1R(74195)1,2J1,2K0,2DL输出VccCPQ1Q2Q3Q44位环形计数器电路图1000010000100001主计数循
6、环状态图波形图10000100001000011000Q1Q2Q3Q4CPQ3Q4Q2Q1将移位寄存器的串出信号直接反馈到串入端0011110010010110011111011011111000001111101001014位环形计数器的非使用状态循环1000010000100001110001100011100101011010111001111011110100001111Q1n＋1Q3nQ4nQ1nQ2n00011110000111100001××××××××××××=Q4nQ3nQ4nQ1nQ2n00011
7、110000111100001×Q1n＋1=Q1nQ2nQ3n00010××××××1000010000100001110001100011100101011010111001111011110100001111SRG4M01C2/1R(74195)1,2J1,2K0,2DLVccCPQ1Q2Q3Q4Q41011101011101111110011011000000101000010000010010011011001110101具有自启动能力的4位环形计数器电路图状态图Q1Q2Q3&SRG4M01C2/1R(741
8、95)1,2J1,2K0,2DLVccCPQ1Q2Q3Q4Q44位扭环计数器00001000110011100001011100111111Q1Q2Q3Q401010010100101001011011011011010将移位寄存器的串出信号取反后反馈到串入端无效循环主循环000010001100111000010111001111110101
