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1、实验课四组合逻辑的设计1、使用互补CMOS，实现逻辑表达式：并要求每条上拉及下拉通路单一串联通路(不包含任何形式的器件并联)的等效电阻与具有下述尺寸的单位反相器相同（所有管子的沟道长度取0.5um）：NMOS：W/L=1um/0.5um；PMOS：W/L=3um/0.5um；①什么样的输入组合可以使所设计的逻辑电路具有最好及最差的上拉特性？什么样的输入组合可以使其具有最好及最差的下拉特性？②在输出端接一个10pF的电容，通过仿真确定最好及最差情况下TPHL及TPLH，(仿真时可采用10ns的上升/下降时间)最好上拉特性A,B,C,D,E,F导通，内部节点电容被
2、充电，只需G从1变0最坏上拉特性需要对下拉网络内部节点电容充电即A,B,C,D:1B,E,F,G从1变为0,此时上拉网络电阻最大最好下拉特性下拉网络A,B,C,D,E导通，内部节点电容接地，G,F从0变为1，所得到的电容最小，电阻并联得到最小，这时延时最小。最差下拉特性需要对上拉和下拉网络内部节点电容放电，并且下拉网络单一导通，下拉网络电阻最大得到输入组合：C,D,E,G:0A,B,F从0变为1图4-1四种情况下输出波形（从上向下为最好、最坏上拉特性，最好、最坏下拉特性）代码如下：radixioiiiiiiivnameabcdefgtunitustrise0.
3、01tfall0.01vih2.5vil0.0vol0.0voh2.50.511.522.533.54实验四最好及最差情况下TPLH及TPHL.optionprobe.unprotect.lib'D:spicscmos25_level49.lib'TT.globalvdd.vec'D:spicsexperimentvv.vec'VDDvdd0DC=2.5vC1out010pM1vdda11PMOSW=12uL=0.5uM2vddb11PMOSW=12uL=0.5uM31c22PMOSW=12uL=0.5uM41 d22PMOSW=12uL=0.5uM
4、51e22PMOSW=12uL=0.5uM6vddf22PMOSW=6uL=0.5uM72goutoutPMOSW=6uL=0.5uM8outg00NMOSW=1uL=0.5uM9outf33NMOSW=2uL=0.5uM103a44NMOSW=4uL=0.5uM114b00NMOSW=4uL=0.5uM123c55NMOSW=6uL=0.5uM135d66NMOSW=6uL=0.5uM146e00NMOSW=6uL=0.5u.op.probev(out).tran10n5u.meastrantplhgoodtrigv(g)val=1.25fall=1targ
5、v(out)val=1.25rise=1.meastrantplhbadtrigv(b)val=1.25fall=1targv(out)val=1.25rise=2.meastrantphlgoodtrigv(f)val=1.25rise=2targv(out)val=1.25fall=2.meastrantphlbadtrigv(a)val=1.25rise=2targv(out)val=1.25fall=3.end1、考虑下面的逻辑电路：解决下面的问题：①写出这个CMOS逻辑门的逻辑表达式，标记出每一个晶体管的尺寸，使此逻辑门单一通路的上拉下拉通路的等效电
6、阻与具有下列尺寸的反相器相同：NMOS：W/L=1um/0.25um；PMOS：W/L=2um/0.25um；②考虑使和达到最大的输入方式(要考虑到内部节点电容的情况)，写出产生这种最大延迟初始输入状态和最终输入状态。在输出端连接1pF电容通过仿真比较这些最大延迟与最优延迟(输入从全0到全1变化，及全1到全0时变化的延迟)进行比较。提示：输入信号上升下降时间可以定义为1ns，通过measure命令测量延迟时间。当最大时，下拉网络单一导通，下拉电阻最大，且这时候需要对上拉内部节点电容放电；最小为C，D已导通只需A,B同时从0变为1。最大时，需要对下拉网络内部节点
7、进行充电，且此时上拉网路单一导通，电阻最大。最小情况为B为0，A,C,D同时由1变为0，上拉网络电阻最小。1.最大代码如下：实验4.2.optionsprobe.unprotect.lib'D:spicscmos25_level49.lib'TT.globalvddVDDvdd0DC=1vC1out01pM1vddb11PMOSW=4uL=0.5uM21aoutoutPMOSW=4uL=0.5uM3vddcoutoutPMOSW=2uL=0.5uM4vdddoutoutPMOSW=2uL=0.5uM5outa22NMOSW=3uL=0.5uM6outb22
8、NMOSW=3uL=0.5uM72c3
