EDA课设简易14位密码锁.doc

《EDA课设简易14位密码锁.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、目录一、设计要求..................................................................................二、设计内容..................................................................................三、14位密码锁控制电路原理图................................................四、Modelsim模拟仿真.................................

2、.............................五、课设心得................................................................................题目：简易14位密码锁控制电路数字密码锁的基本原理是，通过寄存器存储预置密码，输入密码后将数据寄存在另外的寄存器中。然后分别将预置密码与输入密码通过比较器比较，如果相同，锁被打开，否则，不能打开。本方案的以以上原理为基础，通过门电路与触发器的辅助，实现了预置密码，验证密码，修改密码的功能。一、设计要求1、输入按键开关设计为7个，密码位数要14位

3、。14位数字密码分成高7位（DH6….DH0）和低7位（DL6….DL0）两次输入,用数字逻辑按键开关预置，2、开锁输出信号out为1表示开锁，否则不开锁。3、输出报警信号均为1有效，分为声报警Sound thealarm（扬声器）和lightalarm（发光管），4、14位数字密码分时操作，先预置高7位，然后再置入低7位，（顶层电路可参考图1）。5、要求电路工作可靠，保密性强，开锁出错立即报警，（用声光两种形式同时报警）。6、利用QuartusⅡ软件，混合设计方法进行设计、编译、并在FPGA芯片上实现。7、14位密码自己设定。比如：“100”。本次设计采用本人学号后三

4、位分别用BCD码+两位班号，其中一班是01，二班是10，三班是11四班是00作为设计密码。二、设计内容1.设计简易14位数字密码模块ic9a模块，框图见图2，模块ic9ad的设计采用VHDL实现。2.设计一个报警信号电路（输入频率：100khz,输出频率1HZ，占空比为0.5方波）连接到CP端为报警，设计方法不限。3.在ic9a模块基础上设计14位数字密码锁的顶层电路（参考图2）。图1.ic9a三、14位密码锁控制电路原理图1、顶层电路组成图2.Clok为时钟控制信号，clk为ic9a始终控制信号，clk2为开锁控制信号，out1A为声报警输出信号，out1B为光报警输

5、出信号，out2A为开锁输出信号，out2B为ic9a输出端。输入密码时，先置clr为1清零，然后置入密码高7位，接着clk置1，把高7位锁存进锁存器，clk回0，再置低7位，此时out2B输出为1，然后再把clk2置1，out2A为1.因为输入密码是对的，所以，out1A，out1B不响不亮。2、声光报警Ic9a器件Ic9a分为锁存器和译码器锁存器VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSCQISPORT(CLK,CLR:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(6DOWNTO0)

6、;Q:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDSCQ;ARCHITECTUREARTOFSCQISBEGINPROCESS(CLK,CLR)BEGINIF(CLR='1')THENQ<="";ELSIF(CLK'EVENTANDCLK='1')THENQ(6)<=D(6);Q(5)<=D(5);Q(4)<=D(4);Q(3)<=D(3);Q(2)<=D(2);Q(1)<=D(1);Q(0)<=D(0);ENDIF;ENDPROCESS;ENDART;译码器VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.AL

7、L;ENTITYYMISPORT(OUTPUT:OUTSTD_LOGIC;A:INSTD_LOGIC_VECTOR(6DOWNTO0);B:INSTD_LOGIC_VECTOR(6DOWNTO0));ENDYM;ARCHITECTUREARTOFYMISBEGINPROCESS(A,B)BEGINIF(A=""ANDB="")THENOUTPUT<='1';ELSEOUTPUT<='0';ENDIF;ENDPROCESS;ENDART;锁存器与译码器可以通过元件例化生成ic9a元件例化VHDL源程序libraryieee;useieee.