计算机组成原理实验参考答案西南交大.docx

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1、[原创]西南交通大学计算机组成实验参考答案注1、引脚分配依照EP3C40F780C8芯片注2、一定要参照实验指导书阅读此文实验一：多路数据选择器的设计f=((~sel)a)+((sel)b)当sel=0时，f=a，否则f=b。引脚分配参考：a[3:0]AH12AF14AA8AB8b[3:0]AF12AG12AA10U8f[3:0]E24F22E22F21sel:AC5实验二基于原理图方式的3-8译码电路的设计 f0=(~en)+(~a)(~b)(~c)f1=(~en)+(~a)(~b)cf2=(~en)+(~a)b(~

2、c)f3=(~en)+(~a)bcf4=(~en)+a(~b)(~c)f5=(~en)+a(~b)cf6=(~en)+ab(~c)f7=(~en)+abcen为使能端，低电平有效，高电平时输出全为1。引脚分配参考：a:AH12，b:AF14，c:AA8，en:AC5f[7:0]F24H24H23L23L24M24J22AE8实验三四位加法器设计实验思路：用VerilogHDL语言编写一位全加器，再用原理图方式用四个全加器组合实现四位加法器。Adder.vmoduleAdder(a,b,cin,cout,sum);inp

3、uta,b,cin;outputcout,sum;assign{cout,sum}=a+b+cin;endmodule原理图：{cout,sum}=a+b+cincin为进位输入，cout为进位输出。引脚分配参考：a[3:0]AH12AF14AA8AB8b[3:0]AF12AG12AA10U8sum[3:0]E24F22E22F21cin:AC5，cout:F24实验四：七段LED数码管显示译码器设计本实验使用VerilogHDL实现。moduleExp4(f,clk,rst,in,out,sel);   input[

4、15:0]in;//输入   inputf,clk,rst;//计数开关，时钟，置零开关   outputreg[7:0]out;//数码管输出   outputreg[2:0]sel;//数码管3-8译码器输出    reg[15:0]counter;   reg[3:0]data;   regclk_alt;   reg[9:0]l;   //changefrequency 变频段   always@(posedgeclk)    begin       if(l>=1023)l=0;       elsel=l+

5、1;       clk_alt=l[2];   end   //select选择在哪一个数码管显示   always@(posedgeclk)   begin       sel=sel+1;       if(sel>=4)sel=0;       case(sel)        0:data=counter[3:0];       1:data=counter[7:4];        2:data=counter[11:8];        3:data=counter[15:12];       endca

6、se   end   //countandreset计数和清零   always@(posedgeclk_altorposedgerst)   begin       if(rst==1)counter=0;       elseif(f==1)counter=in;       elsecounter=counter+1;   end   //translate译码段，此处可以使用二进制或十六进制，后面的实验同，不再赘述。    always       case(data)       0:out=63;     

7、  1:out=6;       2:out=91;       3:out=79;       4:out=102;       5:out=109;       6:out=125;       7:out=7;       8:out=127;       9:out=111;       10:out=119;       11:out=124;       12:out=57;       13:out=94;       14:out=121;       15:out=113;    endcaseend

8、module引脚分配参考：in[15:0]AH12AF14AA8AB8AF12AG12AA10U8AF5AH6AH7AH8AH14AG7AG8AF9out[7:0]M21G12G14G15G18F18G17G16sel[2:0]G9D22C22clk:A14，f:AC5，rst:AD4实验五：算数逻辑单元（ALU）设计module