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时间:2020-05-08
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1、第9章显示电路设计本章重点讨论输出结果在数码管上的显示。电子线路输出一般都是用灯的亮与不亮来表示输出的高低电平,这种显示不直观。数码管显示能够更加直观、形象的描述现象。9.1两输入或门输出显示两输入或门是数字逻辑电路中最基本的门电路,电路图如下:真值表:aby000011101111两输入或门的程序设计可以有多种方式设计。输出结果主要通过3—8译码器译码转换为7段显示码的输入,其电路程序设计如下:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;
2、--*****************************************ENTITYor1ISPORT(a,b:INSTD_LOGIC;out_c:outstd_logic_vector(7downto0);out_38:outstd_logic_vector(2downto0));ENDor1;--*******************************************architecturertlOFor1ISsignaly:std_logic;beginy<=aORb;out_38<="000";ou
3、t_c<="00111111"wheny='0'else"00000110";ENDrtl;波形图如下:9.23进制计数器上一章讲到过3进制计数器的设计原理,按照一般的显示需要两个灯显示结果,在这里我们用一个数码管显示。让读者能够更加直观的理解3进制计数器的记数过程。其程序设计如下:顶层文件设计:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdsp3ISPORT(enable:INSTD_LOGIC;clk:INSTD_LOGIC;out_38:outstd_logic_vector(2do
4、wnto0);segment:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDdsp3;ARCHITECTURErt1OFdsp3ISCOMPONENTcount3PORT(enable:INSTD_LOGIC;clk:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(1DOWNTO0));ENDCOMPONENT;SIGNALq:STD_LOGIC_VECTOR(1DOWNTO0);BEGINU0:count3PORTMAP(enable,clk,q);out_38<="000";segment
5、<="00111111"whenq="00"else"00000110"whenq="01"else"1011011";ENDrt1;再该程序中用COMPONENT命令调用了3进制计数器的设计程序,其程序如下:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcount3ISPORT(enable:INSTD_LOGIC;clk:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(1DOWNTO0));ENDcount
6、3;ARCHITECTURErt1OFcount3ISSIGNALq_tmp:STD_LOGIC_VECTOR(1DOWNTO0);BEGINprocess(clk)beginIF(clk'eventandclk='1')thenif(enable='1')thenif(q_tmp="10")thenq_tmp<=(others=>'0');elseq_tmp<=q_tmp+1;endif;endif;endif;q<=q_tmp;endprocess;endrt1;波形图如下:9.324进制计数器24进制计数器显示和3进制计数器的显
7、示思路一样。不同之处在于前者需要两个数码管,在设计时必须考虑选择数码管。在任何自顶向下的VHDL设计描述中,设计人员常常将整个设计的系统划分为几个模块,然后采用结构描述方式对整个系统进行描述。9.3.1顶层结构体的VHDL源代码24进制计数器显示程序设计过程中就包含了记数部分、显示部分。另外为了使记数准确,我们必须要获得稳定的频率,即还包括稳定的频率源部分。下面我们给出顶层结构体的VHDL源代码。其中3个模块以元件的形式给出,首先在结构体的说明部分进行元件说明,然后在结构体中进行例化调用。同时在结构体的说明部分定义了中间信号,主要用来
8、在模块之间传递信息。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYclockISPORT(clk:INSTD_LO
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