可编程逻辑器件实验报告完整版.doc

可编程逻辑器件实验报告完整版.doc

ID:55146020

大小:5.29 MB

页数:14页

时间:2020-04-28

可编程逻辑器件实验报告完整版.doc_第1页
可编程逻辑器件实验报告完整版.doc_第2页
可编程逻辑器件实验报告完整版.doc_第3页
可编程逻辑器件实验报告完整版.doc_第4页
可编程逻辑器件实验报告完整版.doc_第5页
资源描述:

《可编程逻辑器件实验报告完整版.doc》由会员上传分享,免费在线阅读,更多相关内容在应用文档-天天文库

1、2012秋《可编程逻辑器件》课程设计报告2012秋《可编程逻辑器件》课程设计报告报告题目:数字钟实验报告姓名学号邮箱成绩组长组员2012秋《可编程逻辑器件》课程设计报告设计内容概述1.1功能概述:一个具有计秒、计分、复位的数字钟,数字钟从0开始计时,计满60秒后自动清零,分钟加1,最大计时显示59分59秒。用A7按键作为系统时钟复位,复位后全部显示0000,重新开始计时。1.2输入输出接口:NET"clk"LOC="B8";NET"dula[0]"LOC="L14";NET"dula[1]"LOC="H1

2、2";NET"dula[2]"LOC="N14";NET"dula[3]"LOC="N11";NET"dula[4]"LOC="P12";NET"dula[5]"LOC="L13";NET"dula[6]"LOC="M12";NET"dula[7]"LOC="N13";NET"rst"LOC="A7";NET"wela[0]"LOC="F12";NET"wela[1]"LOC="J12";NET"wela[2]"LOC="M13";NET"wela[3]"LOC="K14";2系统框图及模块划分采用自顶向

3、下分层设计思想的大概设计示意图如下:计时器秒计数分计数动态显示60进制2012秋《可编程逻辑器件》课程设计报告1组员任务划分1:负责本课题的开展,组织,协调及任务分配与安排问题,查找课题相关资料,完成主程序,及接口控制文件的编写。2:完成分频器模块的程序编写,以及最后的报告整理。3:查找课题相关资料,参与子程序计数器模块的编写。4:完成数码管部分程序的编写,并完成程序的仿真及测试。张2各模块详细设计2.1模块1:分频器2.1.1功能:分频器,能将高频脉冲变换为低频脉冲,它可由触发器以及计数器来完成。由于一

4、个触发器就是一个二分频器,N个触发器就是2N个分频器。如果用计数器作分频器,就要按进制数进行分频。例如十进制计数器就是十分频器,M进制计数器就为M分频器。一般使用的石英晶体振荡器频率为32768HZ,要想用该振荡器得到一个频率为1HZ的秒脉冲信号,就需要用分频器进行分频,分频器的个数为2N=32768HZ,N=15即有15个分频器。这样就将一个频率为32768HZ的振荡信号降低为1HZ的计时信号,这样就满足了计时规律的需求:60秒=1分钟,60分=1小时。2012秋《可编程逻辑器件》课程设计报告输入输出接

5、口定义表1模块1输入输出接口定义信号名称方向位宽说明rclkin1系统时钟rstin1系统复位信号,低有效dclkout1分频输出1.1.1模块详细设计思路:分频器模块用verilog语言实现采用“计数-翻转”的方法。在模块中,当计数变量计数至某一值n时输出信号翻转一次,如此循环,便可以输出占空比为50%的方波信号,设计程序为:moduleDIV_FRE(rclk,dclk,rst);inputrclk;inputrst;outputdclk;regdclk;parameterDIV=50;reg[25:

6、0]buff=26'd0;always@(posedgerclkorposedgerst)beginif(rst)beginbuff<=0;dclk<=0;endelsebeginif(buff==DIV-1)beginbuff<=0;dclk<=1;2012秋《可编程逻辑器件》课程设计报告endelsebegindclk<=0;buff<=buff+1;endendendEndmodule1.1模块2:计数器1.1.1功能:1.1.2计时器包括分计数、秒计数,其中秒计数变化的频率和1Hz时钟信号的频率是

7、一样的。在时钟运行的过程中有几个时间节点是需要特别注意的:59秒、59分59秒,这两个时刻将会产生进位,59分59秒这个时刻时间将会归零,只要注意这几个时刻的判断并采取相应的措施便可完成正常的计数。表1模块2输入输出接口定义信号名称方向位宽说明clkin1系统时钟rstin1系统复位信号,低有效numout1计数输出1.1.3模块详细设计思路:本设计中计时器模块完全采用verilog语言描述,计时器的基本原理是利用两个模60计数器,串连工作,同时采用一个时钟统一控制。其程序如下:modulecounter

8、_num(2012秋《可编程逻辑器件》课程设计报告clk,num,rst);inputclk;inputrst;output[3:0]num;reg[3:0]num=4'd0;parameterCOUNTER=10;initialbeginnum=4'd0;endalways@(posedgeclkorposedgerst)beginif(rst)beginnum<=4'd0;endelsebeginif(num==COUNT

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。