信号完整性介绍.doc

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1、信号完整性基础知识63术语、符号和缩略语术语1．信号完整性（SignalIntegrity）信号完整性是指信号在信号线上的质量。信号具有良好的信号完整性是指当在需要的时候具有所必需达到的电压电平数值。2．传输线（TransmissionLine）传输线是一个网络（导线），并且它的电流返回到地或电源。3．特性阻抗（CharacteristicImpedance）组成信号传输回路的两个导体之间存在分布电感和分布电容，当信号沿该导体传输时，信号的跃变电压（V）和跃变电流（I）的比值称为特性阻抗（Z0），即Z0=V/I

2、。4．反射（Reflection）反射就是在传输线上的回波。信号功率（电压和电流）的一部分传输到线上并达到负载处，但是有一部分被反射了。如果源端与负载端具有相同的阻抗，反射就不会发生。5．串扰（Crosstalk）串扰是两条信号线之间的耦合。信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流，而感性耦合引发耦合电压。6．过冲（Overshoot）过冲就是第一个峰值或谷值超过设定电压。对于上升沿是指最高电压，而对于下降沿是指最低电压。过分的过冲能够引起保护二极管工作，导致过早地失效。7．下冲（Unders

3、hoot）下冲是指下一个谷值或峰值。过分的下冲能够引起假的时钟或数据错误（误操作）。8．电路延迟指信号在器件内传输所需的时间（Tpd）。例如，TTL的电路延迟在3~20nS范围。9．边沿时间器件输出状态从逻辑低电平跃变到高电平所需要的时间（信号波形的10~90%），通常表示为上升沿（Tr）。器件输出状态从逻辑高电平下降到低电平所需要的时间（信号波形的90~10%），通常表示为下降沿（Tf）。10．占空比偏斜信号传输过程中，从低电平到高电平的转换时间与从高电平到低电平的转换时间之间的差别，称为占空比偏斜。TTL和

4、CMOS信号的占空比偏斜问题较为突出，主要是因为其输出的上升沿和下降沿延迟不同。11．输出到输出偏斜同一器件不同输出引脚之间的信号延迟差别，称为输出到输出偏斜。12．器件到器件偏斜由于制造工艺和使用环境的变化，造成的不同器件对应引脚之间的信号延迟差别，称为器件到器件偏斜。通常，器件之间的偏差远大于其他类型的偏斜。13．动态偏斜主要是指由于温度变化、地或电源噪声造成阀值电平随时间漂移，从而产生信号延迟的变化。63符号和缩略语VOH——输出高电平VOL——输出低电平VIH——输入高电平VIL——输入低电平VT——阀

5、值电平VOHMIN——输出高电平最小值VOLMAX——输出低电平最大值VIHMIN——输入高电平最小值VILMAX——输入低电平最大值IOL——输出低电平电流IOH——输出高电平电流63目录第1章高速数字系统设计的信号完整性分析导论71.1.基本概念71.2.理想的数字信号波形7理想的TTL数字信号波形71.2.2.理想的CMOS数字信号波形71.2.3.理想的ECL数字信号波形81.3.数字信号的畸变(或信号不完整)81.3.1.地线电阻的电压降的影响——地电平(0电平)直流引起的低电平提高81.3.2.信号

6、线电阻的电压降的影响81.3.3.电源线电阻的电压降的影响101.3.4.转换噪声11串扰噪声111.3.6.反射噪声121.3.7.边沿畸变121.4.研究的目的131.4.1.降低产品成本（略）131.4.2.缩短研发周期，降低开发成本（略）131.4.3.提高产品性能（略）131.4.4.提高产品可靠性131.5.研究领域141.5.1.各种电路工作原理（略）141.5.2.各种电路噪声容限（略）141.5.3.各种电路在系统中的噪声（略）141.5.4.系统各部件的频率特性（略）141.5.5.信号传输

7、（略）141.5.6.信号延迟（略）141.5.7.PCB结构设计（略）141.5.8.电源分配设计（略）141.5.9.地、电源滤波（略）141.5.10.热设计（略）141.6.研究手段141.6.1.物理实验验证（略）141.6.2.数学模型计算（略）141.6.3.软件模拟分析（略）141.6.4.经验规则估计14第2章数字电路工作原理152.1.数字电路分类152.1.1.GaAs(砷化钾)速度快,但功耗大,制作原料剧毒,未成熟使用；152.1.2.硅：使用极为广泛，处于不断发展中；152.2.基本结

8、构和特点17TTL17632.2.2.CMOS速度接近于TTL，功耗小，单元尺寸小，适合于大规模集成172.2.3.LVDS：低电压数字系统172.2.4.ECL（PECL）182.3.电路特性192.3.1.转换特性192.3.2.V/I特性:电压与电流之间的关系特性曲线202.3.3.热特性及寿命232.3.4.直流噪声容限NMDC242.3.5.交流噪声容限NMAC242.4.电