基于CPLD的液晶显示驱动模块的设计.pdf

基于CPLD的液晶显示驱动模块的设计.pdf

ID:52969981

大小:209.87 KB

页数:3页

时间:2020-04-05

基于CPLD的液晶显示驱动模块的设计.pdf_第1页
基于CPLD的液晶显示驱动模块的设计.pdf_第2页
基于CPLD的液晶显示驱动模块的设计.pdf_第3页
资源描述:

《基于CPLD的液晶显示驱动模块的设计.pdf》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库

1、·智能控制技术·万盛国刘凯李芳基于CPLD的液晶显示驱动模块的设计55基于CPLD的液晶显示驱动模块的设计万盛国,刘凯,李芳(1.南京航空航天大学机电学院,江苏南京210016)(2.南京航空航天大学金城学院数理力学系,江苏南京211156)摘要:以复杂大规模可编程逻辑器件(CPLD)为核心,采用“CPLD+SRAM”的方案进行液晶显示驱动电路的设计。论述了液晶显示驱动模块的系统总体设计、控制器的设计及S中数据的读写,并对CPLD的扫描时序进行了说明。关键词:CPLD+;液晶显示驱动电路;扫描时序中图分类号:TP273文献标识码:A文章编号:1672—1616{2010

2、)13—0055一o3嵌人式系统是近来发展最快的技术之一。显L(控制器。示器作为人机交互的关键部分,现已成为嵌入式设图1为液晶屏显示系统的系统框图。CPLD备中必不可少的外围接日器件之一。薄膜晶体管的主要功能是对CPU输人的8位并行数据进行转液晶显示器(TFT—L()性能优良,自动化程度换处理[引,将5组8位并行数据依次转化为列地址高,原材料成本低廉,可大规模生产,发展空间广(两组8位并行数据)、行地址(两组8位并行数阔;而现今n一LCD的价格更是日趋下降,因而据)、颜色数据(一组8位并行数据),通过地址译码其在嵌入式设备中的发展将有广阔的发展前将颜色数据对应地存储在外

3、部缓存SRAM中。这景[1l。样,5组数据确定1个像素点的位置及其对应的颜由于1r王控制时序相对复杂,因而应运而生色。了TI的控制器,但带有控制器的n显示屏价格昂贵,另外,液晶显示屏的接口没有统一的标准,不同的控制器与显示屏之间的接口不一定兼容【2J,所以大多数用户选择自己制作控制器的方案。图1液晶显示系统框图本文采用的是“CPLD+SRAM”的方案来实现液晶屏的显示是通过CPLD以一定的驱动时通用液晶驱动电路的设计。由于CPLD操作灵活、序读SRAM中的8位颜色数据,通过一个三态缓开发迅速、适用范围广、投资风险低、可多次编程擦冲电路将8位颜色数据以R3G3B2的形式映

4、射到写并可在系统编程,同时可针对特定型号的液晶模液晶屏端(R6G6B6)。其中,CPU写数据和CPLD块进行编程,故可实现特定效果和参数的底层驱从SRAM中读数据是2个独立的过程。如果CPU动[3l。中有数据发送,则SRAM中数据更新,屏显示发生相应的变化;如果CPU中没有数据发送,CPLD仍1系统总体构架不断从SRAM中读数据发送到屏上进行刷新,否本系统中,L(、D模块采用的是SHARP公司的则液晶屏将熄灭。不带LCD控制器的T一L(、D(LQ104V1DG51)模块。在设计控制器时,采用的是Altera公司的2CPLD+S控制器的设计MAXII系列的cPLD(EPM

5、570)作为核心部件,以CPLD作为显示控制器设计的核心,通过一定ISSI公司的IS61LV25616AL大容量SRAM作为的时序来完成液晶屏的显示等相关功能。本设计显示缓冲存储器,设计“CPLD+M”TI一中采用的CPLD,其电气参数、引脚数目等符合本收稿日期:201O一03—08作者简介:万盛国(1988一),男,江西抚州人,南京航空航天大学硕士研究生,主要研究方向为数控技术。562010年7月中国制造业信息化第39卷第13期设计要求,其I/O电压为3.3V,适合与外部SRAM参数来进行判定。电压匹配,同时也满足液晶屏的电压要求J。由缓存SRAM写人数据时,通过参数

6、rain—lb和于CPLD不具有存储功能,则CPLD需与一个ralTl—ub来判断是高240行还是低240行的颜色SRAM相配合使用,才能保证CPLD能通过地址数据,具体实现代码如下:译码源源不断地从SRAM中读出数据并发送到液ralTl—d(7downto0)<=ram.一wr—d—lbwhen晶屏端,使得屏保持不熄灭。因此,“CPLD+ralTllb=’0’andralTlwe=’0’else(others:>SIM”才是一个完整的控制器。’z’);/*一一高240行数据一一*/在本设计中,外部缓存SRAM的主要作用是rarrl—d(15downto8)<=ram—

7、wr—d—lbwhen将CPU发送的数据进行缓存,以供CPLD读取。ralTlub=’0’andramwe’0’else(others=>图2为SRAM的硬件接口原理图,其中外部缓存’Z’);/*一一低240行数据一一*/SRAM的18位地址线(RAM—A0~RAM—A17)CPLD读取SRAM中的数据是通过参数ralTl—和16位数据线(一130~RAMD15)通过与lb来判断是读高8位数据线中数据还是低8位数CPLD的I/0口相连以完成数据的传送,另外,据线中的数据,具体实现代码如下:SRAI\压上的控制信号也都与CPLD相连,并由i

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。