自动洗衣机控制器ddpp课程设计.doc

《自动洗衣机控制器ddpp课程设计.doc》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、电子科技大学数字设计原理与实践课程设计报告题目：自动洗衣机控制器姓名：魏玉峰学号：2012171010009一、任务与要求设计内容：1）进行需求分析，确定总体框架；2）画出逻辑电路图；3）对设计电路进行仿真；设计要求：假设自动洗衣机的定时操作顺序是，洗衣10min，排水2min，脱水3min，然后停止。设计出这个自动洗衣机的控制器。设计提示：本设计有4个状态，分别为初始状、洗衣系统、排水系统、和脱水状态。当有复位信号时，系统进入循环控制状态，依次执行操作，可从信号灯观察到所处状态。二、设计思路的介绍分析：洗衣机开机后，自动进入循环状态，分别

2、进行洗衣10min，排水2min，脱水3min的操作，然后回到待机状态。任意期间输入复位信号都会重新开始进入循环控制状态。LED指示灯与当前操作对应，处于发光状态。由以上要求可知，所有状态共4种，分别为初始状态、洗衣状态、排水状态、和脱水状态，即用1个74163计时器，输出的状态与上面一一对应，具体见下表：0000待机0001洗衣状态0010洗衣状态0011洗衣状态0100洗衣状态0101洗衣状态0110洗衣状态0111洗衣状态1000洗衣状态1001洗衣状态1010洗衣状态1011排水状态1100排水状态1101脱水状态1110脱水状态1

3、111脱水状态故可根据上表分别选择输出时的74163对应输出接口。三、总体方案的选择经过多次选择与比较最终选择74163,7400来完成电路实现计时功能。将时钟信号设为1/60hz，即每分钟一个上升沿。电路中采用16个4输入与非门，1个12输入与非门，1个2输入与非门，1个3输入与非门。把每一个4输入与非门的四个角分别于74163的Qd、Qc、Qb、Qa相连，而每一个4输入与非门分别对应一个74163的输出状态。当所输出状态对应了洗衣机状态时，总输出状态将产生变化，从而进行当前操作，具体电路图设计如下：Clk为时钟信号1/60hzInput

4、为开关按钮Clr为复位按钮Standby代表当前为待机状态Washing代表当前为洗衣状态Drainage代表当前为排水状态Dehydration代表当前为洗衣状态四、VerilogHDL代码moduletry3(clk,input,clr,Standby,Washing,Drainage,Dehydration);inputclk;inputinput;inputclr;outputStandby;outputWashing;outputDrainage;outputDehydration;wireSYNTHESIZED_WIRE_114

5、;wireSYNTHESIZED_WIRE_115;wireSYNTHESIZED_WIRE_2;wireSYNTHESIZED_WIRE_116;wireSYNTHESIZED_WIRE_117;wireSYNTHESIZED_WIRE_5;wireSYNTHESIZED_WIRE_6;wireSYNTHESIZED_WIRE_7;wireSYNTHESIZED_WIRE_8;wireSYNTHESIZED_WIRE_9;wireSYNTHESIZED_WIRE_10;wireSYNTHESIZED_WIRE_12;wireSYNTHES

6、IZED_WIRE_13;wireSYNTHESIZED_WIRE_16;wireSYNTHESIZED_WIRE_17;wireSYNTHESIZED_WIRE_18;wireSYNTHESIZED_WIRE_23;wireSYNTHESIZED_WIRE_24;wireSYNTHESIZED_WIRE_25;wireSYNTHESIZED_WIRE_34;wireSYNTHESIZED_WIRE_36;wireSYNTHESIZED_WIRE_38;wireSYNTHESIZED_WIRE_39;wireSYNTHESIZED_WIRE

7、_42;wireSYNTHESIZED_WIRE_43;wireSYNTHESIZED_WIRE_44;wireSYNTHESIZED_WIRE_51;wireSYNTHESIZED_WIRE_53;wireSYNTHESIZED_WIRE_78;wireSYNTHESIZED_WIRE_84;wireSYNTHESIZED_WIRE_85;wireSYNTHESIZED_WIRE_86;wireSYNTHESIZED_WIRE_88;wireSYNTHESIZED_WIRE_90;wireSYNTHESIZED_WIRE_91;wireS

8、YNTHESIZED_WIRE_118;wireSYNTHESIZED_WIRE_95;wireSYNTHESIZED_WIRE_96;wireSYNTHESIZED_WIRE_