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1、多级抽取CIC滤波器的VerilogHDL设计22Contents研究背景单级/多级CIC滤波器的原理VerilogHDL设计及功能仿真QuartusⅡ时序仿真FPGA设计及验证结论33研究目的：随着社会经济的飞速发展，科技的进步，人们对滤波器的了解在不断的加深，对此的研究也在不断的进步当中。研究意义：在所有的电子系统中，使用最多、技术最复杂的要算滤波器。滤波器的优劣直接影响着产品的优劣。主要研究内容：-CIC滤波器的原理及结构。-基于VerilogHDL语言对多级CIC抽取滤波器设计。-使用FPGA进行仿真验证。研究背景4单级CIC抽取滤波器
2、的原理CIC滤波器多级CIC抽取滤波器的原理单级/多级CIC滤波器的原理5CIC(CascadedIntegralComb)抽取滤波器，最初由Hogenauer提出，因为它结构简单，而且实现时无需乘法器和系数的存储，是一种简单有效的抽样率转换方法。CIC滤波器：CIC滤波器CIC抽取滤波器：-原理CIC抽取滤波器通常是由一个积分梳状滤波器和一个抽取滤波器级联组合而成，其中，级联的积分梳状滤波器又分为积分部分和梳状部分。-功能在完成采样率降低的同时，用滤波器防止频谱混叠的发生。6CIC抽取滤波器示意图-整个滤波器的传递函数表达式：-积分部分传递函
3、数表达式：-梳状部分传递函数表达式：CIC滤波器的原理7单级CIC抽取滤波器的原理多级CIC抽取滤波器的原理多级CIC抽取滤波器示意图单级CIC抽取滤波器示意图单级/多级CIC滤波器的原理8modulecic_single(clk,clk1,reset,x_in,y_out);inputclk,clk1,reset;input[7:0]x_in;output[7:0]y_out;wire[7:0]y_out;always@(posedgeclk)beginif(!reset)beginx_t<=0;int_out<=0;endelsebegin
4、x_t<={x_t[7:0],x_in[7:0]};endint_out<=x_t[7:0]+x_t[15:8];endalways@(posedgeclk1)beginif(!reset)beginy_t<=0;endelsebeginy_t<={y_t[7:0],int_out[7:0]};endendassigny_out=y_t[7:0]-y_t[15:8];endmodule单级CIC抽取滤波器的VerilogHDL设计9输入信号clk,clk1,reset给输入信号赋8位有效值x_in:11001100输出结果y_out时序仿真结果
5、图单级CIC抽取滤波器的时序仿真101010modulepark(clk,clk1,reset,x_in,y_out);inputclk,clk1,reset;input[7:0]x_in;output[7:0]y_out;reg[7:0]y_out;always@(posedgeclk)beginif(!reset)begini1<=0,i2<=0,i3<=0;int_out1<=0,int_out2<=0,int_out3<=0;endelsei1<={i1[7:0],x_in};i2<={i2[7:0],int_out1};i3<={i3
6、[7:0],int_out2};int_out1<=i1[7:0]+i1[15:8];int_out2<=i2[7:0]+i2[15:8];int_out3<=i3[7:0]+i3[15:8];endalways@(posedgeclk1)beginif(reset)beginc1<=0,c2<=0,c3<=0;comb_out1<=0,comb_out2<=0;y_out<=0;endelsebeginc1<={c1[7:0],int_out3};c2<={c2[7:0],comb_out1};c3<={c3[7:0],comb_out2};
7、comb_out1<=c1[7:0]-c1[15:8];comb_out2<=c2[7:0]-c2[15:8];y_out<=c3[7:0]-c3[15:8];endendendmodule3级CIC抽取滤波器的VerilogHDL设计11时序仿真结果图输入信号clk,clk1,reset给输入信号赋8位有效值x_in:00110011输出结果y_out3级CIC抽取滤波器的时序仿真1212FPGA设计及验证FPGA（Field－ProgrammableGateArray），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上
8、进一步发展的产物。作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPG
