电工电子技术与技能 教学课件 作者 丁卫民 第十三章.pptx

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1、第十三章主编13.1.1　基本RS触发器1)当D=D＝0时，2)当D=0、3)当D＝1、D=2)、3)两项表明，当输入D≠D时，输出状态值Q与D的输入值相同，即4)当D=D＝1时，时序逻辑电路简称时序电路，是指在任一时刻，电路的输出状态不仅取决于该时刻的输入状态，还与前一时刻电路的状态有关的逻辑电路。它主要由存储电路和组合电路两部分组成。组合电路的基本单元是门电路，存储电路的基本单元是触发器。3)当D＝1、D=图13-1　基本RS触发器13.1.2　同步RS触发器1)S＝0、R＝0时，触发器的状态不变。2)S＝0、R＝1时，触发器输出端3)S＝1、R＝0

2、时，触发器输出端4)S＝1、R＝1时，触发器的状态处于不定态。在数字系统中常需要用一个像时钟一样准确的控制信号来控制同一电路中各个触发器的翻转时刻，即只有当控制信号到来时，输入信号才能进入电路起作用。这样的控制信13.1.2　同步RS触发器图13-2　同步RS触发器4)S＝1、R＝1时，触发器的状态处于不定态。图13-3　RS触发器输出波形*13.1.3　JK触发器图13-4　时钟脉冲的边沿触发形式*13.1.3　JK触发器图13-5　边沿JK触发器的逻辑符号*13.1.3　JK触发器图13-6　CP下降沿触发的边沿JK触发器输出波形*13.1.4　D触

3、发器图13-7　边沿D触发器的逻辑符号*13.1.4　D触发器表13-4　D触发器的逻辑功能图13-8　CP上升沿触发的边沿D触发器输出波形*13.1.4　D触发器13.2.1　数码寄存器图13-13　四位数码寄存器13.2.2　移位寄存器在数字系统中，经常需要一种逻辑部件把参与运算的数码暂时存放起来，然后根据需要取出来进行必要的处理和运算，这种用来暂存一下数码或运算结果的逻辑部件称为寄存器。凡是具有记忆功能的触发器都能寄存数码。一个触发器只能存放一位二进制数码，因此n个触发器就可以组成存放n位二进制数的寄存器。图13-14　用D触发器组成的四位左移寄存

4、器13.2.2　移位寄存器数码寄存器是并行输入、并行输出的寄存器。图13-13所示是由D触发器组成的四位数码寄存器，其工作原理如下：图13-15　移位示意图移位寄存器除了具有存放数码的功能外，还具有使数码在寄存器中单向移位(左移或右移)或双向移位(既能左移也能右13.2.2　移位寄存器13.3.1　异步二进制加法计数器图13-16　异步二进制加法计数器计数器是一种累计脉冲个数的逻辑部件。计数器不仅用于计数，而且还用作定时、分频和程序控制等，用途极为广泛。13.3.1　异步二进制加法计数器表13-6　二进制加法计数器的状态表13.3.1　异步二进制加法计数

5、器13.3.1　异步二进制加法计数器图13-17　四位二进制加法计数器状态波形图13.3.1　异步二进制加法计数器13.3.2　集成计数器1.异步置0功能2.同步并行置数功能3.计数功能4.保持功能1.实训目的2.所用仪器设备3.实验原理4.实训内容及步骤5.实验结果分析13.3.2　集成计数器图13-18　74LS16l的逻辑符号图13-19　74LS16l的引脚排列图13.3.2　集成计数器表13-7　74LS16l的逻辑状态表1.实训目的(1)熟悉集成计数器74LS161逻辑功能的测试方法。(2)熟悉由集成计数器74LS161(四位二进制同步计数器

6、)构成十进制计数器的连接方法。(3)熟悉74LS473.实验原理(1)在满足==1、CTT=CTP=1的条件下，计数器74LS161在CP端输入计数脉冲(上升沿有效)时，进行二进制加法计数(见第13章13.3.2集成计数器所述)。(2)如图13-20所示，由集成计数器74LS161和与非门74LS00经外围连接可构成十进制计数器。(2)如图13-20所示，由集成计数器74LS161和与非门74LS00经外围连接可构成十进制计数器。表13-8　十进制计数器计数状态顺序表4.实训内容及步骤按图13-20组装十进制计数器，并接入译码显示电路(实验箱上已将译码器

7、芯片和数码管连接好，实验时只要将十进制计数器的输出端Q3Q2Q1Q0直接连接到译码器的相应输入端DCBA，即可显示数字0～9)，如图13-21所示。图13-20　由74LS161构成十进制计数器图13-21　计数、译码、显示接口图5.实验结果分析(1)写出用灯的亮、灭所表示的74LS161的二进制加法计数逻辑状态表。(2)绘出十进制计数器的输入CP和输出Q3Q2Q1Q0的波形