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1、第四章验证与VCS使用本章将讲述的内容:一第节验证。什么是验证。为什么需要验证。验证的重要性。如何进行验证第二节VCS简单使用方法2.]什么是VCS2.2VCS可以做什么2.3怎样进行验证2.4VCS的工作方式2.5VCS使用方法举个简单例子2.6VirSim的图形方式和每个窗口的介绍附录A.VCS的参数附录B.vi.rsim简明帮助附录C.simv简明帮助一第节验证当代码编写完之后,怎么确定是正确的呢,代码能不能符合设计要求,能不能完成所需要的功能,这就是验证所要做的工作。验证在设计中有很重要的地位,从设计流程中可以看一到,几乎设
2、计工作每前进步,都要进行验证。对验证的要求,大多数人认为只要编译通过之后,能实现功能就可以了,其实决不仅仅这么简单,验证的目的应该是尽量多的找到代码中的错误,不管是编写错误还是功能错误,找出的错误越多,验证工作就做的越好越好.既然验证这么重要,如何进行验证呢?对于验证来说,不同等级的验证,它的方法是不一样的,什么是验证的等级,从设计流程(下图)可以看到,验证可以大致分为单独子模块验证、功能模块验证、系统顶级验证。。单独子梑块验证,福要做的工作是验证它的功能和逻辑是否符合设计要求。功能模块验证,需要验证这个模块的功能可不可以满足要求,
3、是否会有非法数据或不该有的输出,错误的状态等。。系统顶级验证,更关注于系统整体的行为方式,模块间的联系和通讯,总线信号,数据流路径是否满足设计要求,数据处理或时序正确与否等,一验证隔要个支持的平台,这就是 在这个测试平台上,有激励信号产生器、被测模块、响应分析和监测器,(下图)激励与控制:输入端口设置,测试向址,测试模式设置,同步。响应分析器和监测器:可以及时监控输出信号变化,可以判断输出信号是正确、合法、错误、非法等等。StjmulusMonitorModule&&ControlAnalyze
4、rtestbench可以用verilog描述语言搭建,也可以用C语言编写,如果用C语言编写,还擂要相关的编译器并和与verilog的接口。第二节VCS的简单使用方法2.1什么是VCSVCS的全称是VerilogComp仆eSimulator,是Synopsys公司的强有力的电路仿真工具,可以进行电路的时序模拟。2.2vcs的工作方式VCS运行首先把输入的verilog源文件编译,然后生成可执行的模拟文件,也可以生成VCD或者VCD+记录文件。然后运行这个可执行的文件,可以进行调试与分析;或者查看一生成的VCD或者VCD+记录文件。还
5、生成了些供分析和查看的文件,以便千调试。2.3怎样进行仿真和验证一仿真测试个模块的大致步骤如下:(1)首先需要编写好模块的verilog代码。(2)搭建testbench,充分了解被测模块的特性,编写测试向址,输入端口的激励,编写响应分析和监测部分。(3)运行VCS进行模拟,查看输出或者波形。(4)若发现错误,分析错误类型和原因,修改代码或者修正测试方法,直到符合测试要求。2.4vcs的运行方式一一VCS的运行方式有两种,种是交互校式(interactivemode),种是批处理模式(batchmode),两种方式各有优劣,具体用在
6、不同的情况下。在测试小模块或者底层模块,情况不太复杂的时候,而又需要很详细信息的时候,可以采用交互模式,交互性能更好,显示更直观;当进行复杂测试而关注千整体性能,而不必去查看每个信号的时候,只捅要查看所需要关心的信号即可,这种情况可以用批处理模式。2.5vcs简单使用例子一下面用个简单的例子来说明如何使用VCS这是个四位全加器的 k G ^ O R L代码,存储为 A F F $ l T [ F i R G r A F q % E R Q O W R r O X r a j T r E A ^
7、 o , r [ j f ] i f r " ) r b i U , r [ j f ] i f r E A ^ ^ o , r P X ] j f r I R Q , r P X ] j f r ; " * = r P X R r P X , r ^ G L r <