EDA技术与应用 教学课件 作者 陈海宴第6章 宏功能模块设计.ppt

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时间:2020-03-08

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1、第6章宏功能模块设计QuartusII软件自带的宏功能模块库主要有三个,分别是Megafunction库、Maxplux2库和Primitive库。Megafunctions库是参数化模块库,按照库中模块的功能,此库又分为算术运算模块库、逻辑门库、存储器库和I/O模块库四个子库。本章主要介绍基于Megafunctions库的设计,供读者参考。6.1算术运算模块库6.1.1算术运算模块库模块6.1.2乘法器模块设计举例【例6-1-1】乘法器模块设计。(1)输入/lpm_mult宏功能模块及端口、参数设置启动QuartusII软件,选择菜单“File”→“Ne

2、w”命令,在弹出的“New”对话框中的“DeviceDesignFiles”页面中选择源文件的类型,这里选择“BlockDiagram/SchematicFile”类型,即出现原理图文件的编辑界面。在QuartusII的原理图编辑界面下,在空白处双击鼠标左键,或者单击右键,选择菜单“Insert”→“Symbol…”命令,即可弹出宏模块选择界面,然后选择LPM宏模块库所在目录alteraquartus60librariesmegafunctions,所有的库函数就会出现在窗口中,设计者可以从中选择所需要的函数,这里选择lpm_mult。单击图6.1

3、.1中的“OK”按钮,进入乘法器模块参数设置页面。类型设为VerilogHDL,文件名按照默认设为“lpm_mult0”。单击图6.1.2中的“Next”按钮,出现对乘法器的输入和输出进行设置的页面。在“Multiplierconfiguration”栏里选择“Multiply‘dataa’inputby‘datab’input”,这样乘法器便有“dataa”和“datab”两个输入端,然后将输入端的数据线宽度均设为8bit,输出端的数据线宽度固定为16bit。单击图6.1.3中的“Next”按钮,出现如图6.1.4所示的页面。在“Doesthe‘data

4、b’inputbushaveaconstantvalue?”框中选择“datab”是否为常量,在这里选择“No”单选按钮,即“datab”的输入值可变。在第二框“Whattypeofmultiplicationdoyouwant?”中选择“Signed”,即有符号数乘法。最下面一栏选择乘法器的实现方式,可以用FPGA中专门的嵌入式乘法器(需注意的是并不是所有的FPGA器件都包含嵌入式乘法器),也可用逻辑单元(LE)来实现乘法器。在这里选择默认的方式实现(即“usethedefaultimplementation”)。单击“Next”按钮,出现如图6.1.5

5、所示的页面。首先设置是否以流水线方式实现乘法器,在“Doyouwanttopipelinethefunction?”栏中,选择“No”,即不采用流水线方式实现乘法器,在最下面一栏“Whichtypeofoptimizationdoyouwant?”框中选择对乘法器的速度或是占用资源量进行优化,如果选择“Speed”,则是优先考虑所实现乘法器的速度;如果选择“Area”,则是优先考虑节省芯片资源;在这里选择“Default”,设计软件会自动在速度和耗用资源之间进行折中。以上已将参数化乘法器的所有参数设计完毕,单击“Next”按钮,选择生成的文件,最后单击“F

6、inish”按钮生成乘法器模块,给乘法器模块加上输入和输出端口,就构成了一个完整的乘法器电路,如图6.1.6所示。(2)编译和仿真6.1.3计数器模块设计举例【例6-1-2】计数器模块设计。(1)输入lpm_counter宏模块及端口、参数设置。新建一个图形输入文件,双击空白处,在Megafunctions目录下找到lpm_counter宏功能模块,进入参数设置界面后,首先对输出数据总线宽度和计数的方向进行设置,如图6.1.8所示。计数器可以设为加法或者减法计数,还可以通过增加一个“updown”信号来控制计数的方向,为“1”时加法计数;为“0”时减法计数

7、。单击“Next”按钮,进入如图6.1.9所示的对话框,在这里设置计数器的模,还可根据需要增加控制端口,包括时钟时能“ClockEnable”、计数使能“CountEnable”、进位输入“Carry-in”和进位输出“Carry-out”端口。在本例中设置计数器模为10,并带有一个进位输出端口。单击“Next”按钮,进入如图6.10所示的对话框,在该对话框中可增加同步清零、同步预置、异步清零、异步预置等控制端口。设置完成的计数器电路如图6.1.11所示。(2)编译和仿真6.2逻辑门库6.2.1逻辑门库宏模块6.2.23线—8线译码器模块设计举例【例6-2

8、-1】3线—8线译码器模块设计。(1)与输入lpm_mult的输入

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