实验五-数字时钟的设计.doc

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1、实验五数字时钟的设计实验性质：综合性实验级别：开课单位：信息与通信工程学院通信工程系学时：4学时一、实验目的：1、学习用VHDL语言实现比较大型的电路的方法。2、继续巩固cpld技术层次化设计方法。二、实验器材：计算机、QuartusII软件三、实验内容：设计一数字时钟，要求具有时、分、秒、计数显示功能，以24小时循环计时；具有清零，调节小时，分钟功能；具有整点报时功能。四、实验步骤：1、根据电路特点，用层次设计的概念，将此任务分成若干模块，规定每一模块的功能和各模块之间的接口。让几个学生分作和调试其中之一，

2、然后再将各模块合起来联试。以培养学生之间的合作精神，同时加深层次化设计概念。2、了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何融合。3、模块说明：各种进制的计数及时钟控制模块（10进制、6进制、24进制）扫描分时显示，译码模块各模块都用VHDL语言编写五、实验模块：秒模块LIBRARYieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;ENTITYsecondISPORT(clk,reset,se

3、tmin:INSTD_LOGIC;enmin:OUTSTD_LOGIC;da0out:outstd_logic_vector(6downto0));ENDentitysecond;ARCHITECTUREfunOFsecondISSIGNALcount:STD_LOGIC_VECTOR(6downto0);BEGINda0out<=count;process(clk,reset,setmin)begin--enmin<=k;if(reset='0')thencount<="0000000";elsif(set

4、min='0')thenenmin<=clk;elsif(clk'eventandclk='1')thenif(count(3downto0)="1001")thenif(count<16#60#)thenif(count="1011001")thenenmin<='1';count<="0000000";ELSEcount<=count+7;endif;elsecount<="0000000";endif;elsif(count<16#60#)thencount<=count+1;enmin<='0'aft

5、er100ns;elsecount<="0000000";endif;endif;endprocess;ENDfun;分析：脉冲从0计数至59，向前进1，enmin由低电平变至高电平。分模块LIBRARYieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;ENTITYminuteISPORT(clk,reset,sethour:INSTD_LOGIC;enhour:OUTSTD_LOGIC;da1out:outstd_logic_vec

6、tor(6downto0));ENDentityminute;ARCHITECTUREfunOFminuteISSIGNALcount:STD_LOGIC_VECTOR(6downto0);BEGINda1out<=count;process(clk,reset,sethour)begin--enmin<=k;if(reset='0')thencount<="0000000";elsif(sethour='0')thenenhour<=clk;elsif(clk'eventandclk='1')thenif(

7、count(3downto0)="1001")thenif(count<16#60#)thenif(count="1011001")thenenhour<='1';count<="0000000";ELSEcount<=count+7;endif;elsecount<="0000000";endif;elsif(count<16#60#)thencount<=count+1;enhour<='0'after100ns;elsecount<="0000000";endif;endif;endprocess;EN

8、Dfun;分析：脉冲从0计数至59，向前进1，enhour由低电平变至高电平。时模块LIBRARYieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;ENTITYhourISPORT(clk,reset,setweek:INSTD_LOGIC;enweek:OUTSTD_LOGIC;da2out:outstd_logic_ve