触发器实验报告.doc

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1、.实验六触发器一、实验目的1.掌握基本RS、JK、D和T触发器的逻辑功能。2.掌握集成触发器的逻辑功能及使用方法。3.熟悉触发器之间相互转换的方法。二、实验原理和电路触发器是具有记忆作用的基本单元，在时序电路中是必不可少的。触发器具有两个基本性质：（1）在一定的条件下，触发器可以维持在两种稳定状态（0或1状态）之一而保持不变；（2）在一定的外加信号作用下，触发器可以从一种状态转变成另一稳定状态（1→0或0→1），因此，触发器可以记忆二进制的0或1，被用作二进制的存贮单元。触发器根据时钟脉冲输入分为两大类：一类是没有时钟输入的触发器，称为基本触发器；另一类是有时钟脉冲输入端的触

2、发器，称为时钟触发器。1.基本触发器（1）与非门组成的基本触发器由两个与非门组成的基本触发器如图1.6.1，它有两个输出端（Q和），两个输入端（和R），逻辑功能见表1.6.1所示。由表1.6.1可知：①当==1时，该触发器保持原先的1或0状态不变，即稳定状态。（a）逻辑图（b）国际符号（c）惯用符号图1.6.1由与非门组成的基本触发器②=1，端输入负脉冲，则不管原来为1或0状态，由于与非门“有低出高，全高出低”新状态一定为：Q为0状态，Q为1状态。③=1，端输入负脉冲，则不管原来Q为何状态，新状态一定为Q=1,=0。④当、同时输入由高到低电平，这时Q==1，尔后，若、同时由低

3、变高，则Q的状态有可能为1，也可能为0，这取决于两个与非门的延时传输时间，这一状态，对触发器来说是不正常的，在使用中应尽量避免。（2）由或非门组成的基本触发器基本触发器也可由或非门组成，如图1.6.2所示，表1.6.2为其逻辑功能表。由于或非门逻辑关系为“有高出低，全低出高”，因此，在输入S和R端，平时应为低电平，而不是高电平。由表1.6.2可知：..①S=R=0时，状态不变。②S=0，R为正脉冲输入时，Q=0，=1。③R=0，S为正脉冲输入时，Q=1，=0。④S、R均为正脉冲输入，则Q和状态不定。这一状态对触发器来说也是不正常的，应尽量避免。表1.6.1由与非门组成的基本触

4、发器功能表表1.6.2由或非门组成的基本触发器功能表SRQ0000不变01不定不变10不定Q1111不变01不定不变10不定(a)逻辑图（b）惯用符号（c）国际符号图1.6.2由或非门组成的基本触发器2.时钟触发器时钟触发器按逻辑功能分，有以下五种：①SR；②D；③JK；④T；⑤T′。它们的触发方式，往往取决于该时钟触发器的结构，通常有三种不同的触发方式：①电平触发（高电平触发、低电平触发）、②边沿触发（上升沿触发、下降沿触发）、③主从触发。（1）时钟触发器的逻辑功能①SR触发器图1.6.3示出了同步式结构的SR触发器逻辑电路图。CP是时钟输入端，平时为低电平，这迫使门G3、

5、G4均为高电平输出，于是由G1和G2交叉耦合组成的基本触发器维持原状态不变。当CP为高电平，即时钟（正）脉冲出现时，G3或（和）G4输出端才可能出现低电平（取决于当时的控制输入S和R），触发器的状态才可能发生变化。SR触发器的功能表、驱动表1.6.3和1.6.4所示。其特性方程式为：Qn+1=S+Qn约束条件：SR=0表1.6.3SR触发器功能表表1.6.4SR触发器驱动表QnQn+1SR000110110×1001×0SRQn+100011011Qn01不定..图1.6.3SR触发器（同步式）②D触发器D触发器是由SR触发器演变成的，是=S条件下的特例，其逻辑电路图1.6.

6、4。功能表和驱动表分别如表1.6.5和表1.6.6。D触发器的特性方程是Qn+1=D表1.6.5D触发器功能表表1.6.6D触发器驱动表QnQn+1D000110110101DQn+10101图1.6.4D触发器（同步式）③JK触发器（同步式）JK触发器的控制输入端为J和K，它也是从SR触发器演变而来的，是针对SR逻辑功能不完善的又一种改进。其逻辑图见图1.6.5所示，功能表和驱动表分别见表1.6.7和表1.6.8。JK触发器的特性方程是④T和T′触发器T触发器可以看成是J=K条件的特例，它只有一个控制输入端T。见图1.6.6为T触发器的逻辑图，表1.6.9和表1.6.10分

7、别为其功能表和驱动表。T触发器的特性方程是　Qn+1＝Tn＋Qn表1.6.7JK触发器功能表表1.6.8JK触发器驱动表QnQn+1JK000110110×1××1×0JKQn+100011011Qn01Qn图1.6.5JK触发器（同步式）表1.6.9T触发器功能表表1.6.10T触发器驱动表QnQn+1T000110110110TQn+101Qn图1.6.6T触发器（同步式）..T触发器的逻辑功能可以概括为：T=0时，保持Qn+1=Qn；T=1时,翻转Qn+1=Qn。如果T输入端恒为高电平，T触发器就