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1、8.10FSK调制与解调VHDL程序及仿真1.FSK调制VHDL程序-文件名:PL_FSK■■功能:基于VHDL硬件描述语言,对基带信号进行FSK调制■•最后修改日期:2004.3.16libraryiccc;useieee.std」ogic_arith.all;useieee.stdJogic_l164.all;useieee.std_logic_unsigned.all;entityPL_FSKisport(clk:instd_logic;■■系统时钟start:instd_Iogic;-开始调制信号x:instd」ogic;-基带信号y:outstdjog
2、ic);■•调制信号endPL_FSK;architecturebehavofPL_FSKsignalqlintegerrange0to11;-载波信号fl的分频计数器signalq2:integerrange0to3;-载波信号f2的分频计数器signalfl,f2:std_logic;“载波信号fl,f2beginprocess(clk)-此进程通过对系统时钟elk的分频,得到载波flbeginifclkreventandelk—Vthenifstart二'O'thenql<=0;elsifql<=5thenfl<=l';ql<=ql+l;-改变ql后面的数
3、字可以改变,载波fl的山空比els讦q1=11thenfl<=,0,;ql<=0;-改变ql麻血的数字可以改变,载波fl的频率elsefl<=0f;q1<=q1+1;endif;endif;-此进程通过对系统时钟elk的分频,得到载波f2enclprocess;process(clk)beginifclkfeventandclk=lfthenifstart=,Olthenq2<=0;elsifq2<=0thenf2v二T;q2v=q2+1;■■改变q2后而的数字"J以改变,载波f2的占空比elsifq2=lthenf2<=t0,;q2<=0;■•改变q2后面的数
4、字可以改变,载波f2的频率elsef2<=,0,;q2<=q2+1;endif;endif;endprocess;process(clk,x)-此进程完成对基带信号的FSK调制beginifclkreventandclk=Tthenifx='0,theny<=fl;-当输入的基带信号x=©时,输出的调制信号y为flelsey<=f2;■•当输入的基带信号只=T,时,输出的调制信号y为f2endif;endif;endprocess;endbehav;2.FSK调制VHDL程序仿真图FSK调制VHDL程序仿真图如图8」0.7所示。Name:ValueelkJ1E—
5、start1妙X1a謝q1DOafiII抄q2DOQIf20-e^yLi1.0us2.Ous3.Ous4.Ous5.OusJJI101100100100当start为高电平时,进行FSKim制jwuirum»wn_nji«n_n_«iuin_rf2df2f2f1f1f2f1f1f2f1f1(a)FSK调制VHDL程序仿真全图&:a.载波fl、f2分别是通过对elk的12分频和2分频得到的。b.基带码长为载波fl的2个周期,为载波f2的6个周期。c.输出的调制信号y在时间上滞后于载波信号一个elk,滞后于系统时钟2个clko(b)FSK调制VHDL程序仿真局部放人
6、图图&10.7FSK调制VHDL程序仿真图8.10.5FSK解调方框图及电路符号FSK解调方框图如图&10.8所示,FSK解调电路符号如图&10.9所示。说明:图屮没有包含模拟电路部分,调制信号为数字信号形式。图&10.8FSK解调方框图对FSK调制信廿进行解调-系统时钟■■同步信号-调制信号■■基带信号■■分频计数器•■寄存器-计数器■■对系统时钟进行q分频图8.10.9FSK解调电路符号8.10.6FSK解调VHDL程序及仿真1.FSK解调VHDL程序■■文件名:PL.FSK2■■功能:基于VHDL硬件描述语言,-最后修改H期:2004.3.16librar
7、yieee;useieee.std_logic_arith.all;useieee.std_logic_l164.all;useieee.std_logic_unsigned.all;entityPL_FSK2isport(clk:instd_Iogic;start:ins(d」ogic;x:instd」ogic;y:outstd_logic);endP—FSK2;architecturebehavofPL_FSK2issignalq:integerrange0to11;signalxx:std_logic;signalm:integerrange0to5;be
8、ginprocess(c
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