基于FPGA的高速DMUX设计

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1、-48-《国外电子元器件》2006年第9期2006年9月●新特器件应用基于FPGA的高速DMUX设计韩荣桂,张毅(中科院电子所,北京100080)摘要:介绍了基于Altera公司FPGA的高速DMUX(数据分路器)设计。通过与DMUX专用器件的比较,说明了这种实现方式的优势。关键词:数据分路器;信号完整性;模数转换器;现场可编程门阵列中图分类号:TN492文献标识码:A文章编号：1006-6977(2006)09-0048-03DesignofhighspeedDMUXbasedonFPGAHANRong-Gui,ZHANGYi(TheInstituteofElectronics,Chine

2、seAcademyofSciences,Beijing100080,China)Abstract:ThehighspeedDMUX(datademultiplexer)basedonFPGA(FieldProgrammableGateArray)fromAlteraisintroduced.AftercomparingwiththespecialDMUX,theadvantageofthismethodisshown.Keywords:DMUX;signalintegrality;ADC;FPGA(2)DMUX专用集成器件输出的数据速率越1引言低,其输出占用的数据线就越多,而要减少数据线,随

3、着信号速率和带宽的提高,信号采集的速率其数据速率又会相应提高,因此无论其采用何种工也相应地不断提高。如今模数转换器的速率已经达作模式,PCB设计难度都很大。到1GS/s,甚至2GS/s。高速模数转换器输出数据流(3)DMUX专用集成器件功耗大(平均要高于速率为赫兹千兆比特,会增加后端存储器和数据处5W),要使其正常工作,电源供电和散热问题会增加理器件的设计难度,因此降速分流成为解决这一问设计成本和设计难度。题的必要方法。(4)DMUX专用集成器件属于特殊芯片,不容易购买。2降速分流的方法因此选用另一种方式来代替DMUX专用集成降速分流通常有两种实现方案:一是使用器件显得很必要。DMUX专用集

4、成器件,另一种是在FPGA上实现基于Altera公司FPGA就可以实现DMUX的DMUX。功能。其最大的优势在于存储模块和数据处理模块一般地说,这两种方式都能很好地实现降速分可以同时在FPGA中实现,相比较DMUX专用集成流,在性能上并无优劣之分。但是从整个系统考虑,器件+FPGA这样的设计系统来说,结构上简化很第二种方式相对优于第一种方式,原因如下:多,而信号完整性却在很大程度上得到提高。(1)由于工艺方面的限制,DMUX专用集成器件下面就以1∶8工作模式为例,对两种方式的设工作模式比较单一,且不能改变。通常DMUX专用计方案进行比较。集成器件如TS81102(Atmel公司)可以实现1∶

5、8模图1所示是采用DMUX专用集成器件的设计式(将数据速率降为原先的1/8,并给出8路输出)方案。模拟信号经过高速ADC转换后,输出高速率或者1∶4模式(将速率降为原先的1/4,并给出4路的8位数据和1位时钟Clk1,这些信号经过DMUX输出)。分流后再形成8路64位的数据和1位时钟Clk2基于FPGA的高速DMUX设计-49-(此时钟降为原先的1/8)。随后FPGA用Clk2来采StratixGX器件只可以在BANK1、2的差分引脚上样这些64位数据,再在控制信号的控制下处理这实现;StratixII器件只可以在BANK3、4、7、8的差分些数据。引脚上实现;而Stratix器件可以在BA

6、NK1、2、5、6的差分引脚上实现。如果接收ADC信号的引脚不是配置在这些引脚上,那么就不能在FPGA内实现DMUX来接收这些高速信号。对于时钟引脚,也要配置在这些BANK的专图1基于DMUX的高速采集信号接收系统框图用时钟引脚上。如果有多个这样的时钟引脚可供利用FPGA实现DMUX后,就可以将DMUX和选择,则应当选择那些Cload(负载电容)更小的引脚,FPGA整合到一起,如图2所示。这对于提高数据的接收速率很有帮助。3.3软件设置3.3.1FPGA片上阻抗的实现接收模数转换器输出的高速差分线一般都需要终端阻抗匹配,如果这些终端匹配电阻都依靠片图2基于FPGA的高速采集信号接收系统框图外

7、电阻实现,就会增加PCB布局布线的难度和降低与图1相比,图2在PCB设计上省略了DMUX接收的信号完整性。FPGA的差分接收端口一般都和FPGA之间的64位数据线和1位时钟线,而这些带有差分片上阻抗匹配,如图3所示。数据线和时钟线通常会高于100MHz,所以对PCB阻抗(RD)在100Ω～170Ω之间,其典型值为布线任何考虑不周都会造成信号完整性的严重下135Ω,接近于差分线的差分阻抗。依靠这些片上匹降。在图