[经营管理]sopc系统的综合优化设计策略

[经营管理]sopc系统的综合优化设计策略

ID:46290576

大小:83.00 KB

页数:4页

时间:2019-11-22

[经营管理]sopc系统的综合优化设计策略_第1页
[经营管理]sopc系统的综合优化设计策略_第2页
[经营管理]sopc系统的综合优化设计策略_第3页
[经营管理]sopc系统的综合优化设计策略_第4页
资源描述:

《[经营管理]sopc系统的综合优化设计策略》由会员上传分享,免费在线阅读,更多相关内容在工程资料-天天文库

1、SoPC系统的综合优化设计策略引言在SOPC设计屮,系统往往比较复杂。为了提高设计性能(有时甚至只是为了达到设计要求),对所设计的SOPC系统进行综合优化是非常必要的。论文结介具体工程,以Altera公司的FPGAEP2S60为例,探讨了SOPC系统设计的综介优化方法。1综合优化设计的一般流程和方法在FPGA处理器没有选定前,可以进行SOPC系统的开发。根据编译和优化的效果指导处理器芯片的选型,选择合适的处理器型号、速度等级和封装。当硬件系统设计好后,就只能在己选择好的处理器芯片上进行优化。一般的优化方法有Verilog程序代码优化、编译和

2、布线优化设置,在添加Niosll系统后也涉及对NiosII系统的优化。在设计过程中应遵循模块化设计思想,如果前面的优化都不能达到满意的效果,则需耍使用逻辑锁定技术和应用DSE算法进行优化。2综合优化设计策略2.1Quartus11软件优化设置在进行综合前,对软件编译和布线进行优化设置是优化设计的一个重要步骤,不同设置对综合布线的结果有较大影响。几个比较重耍的设置包括时间耍求设置、编译器设置,最重要的是布线器的设置,如图1所示。设计屮设置对所有路径进行优化,并设置布线器尽最人努力满足设计的时序要求。在进一步的布线器参数设置屮,选择全局时钟有效

3、,这样虽然可能增加实际布线后延时,但是可以减少时钟偏斜,为系统整体时序设计的稳定性提供保障,同时也可以增强网络的驱动能力。另外,中心处理器EP2S60支持多种电平模式,而各个bank支持的模式不尽相同。在最初的硕件电路设计屮已经考虑到这一点,将外接PCI接口的引脚分配在器件的bank7和banks.h,这样可以充分利用器件设计好的优化路径,达到比较好的设计性能。在引脚分配屮,需要对引脚的特性进行更详细的设置,具体应根据实际系统引脚分配的功能要求选择相应的电平标准,如PCI核接口选择3.3VPCI电平标准。2.2程序代码的优化设计Verilo

4、g语言是一种类C语言的硕件描述语言,在设计中首先要对所需实现的硕件电路结构和连接都十分清晰,然后再用适当的语言进行描述。在具体实现上,应综合考虑以下基本设计原则:%1面积和速度的平衡互换原则。如设计时序余量大,可以通过功能模块复用来减少消耗的芯片面积;如设计时序要求高,可采用“串并转换”和“乒乓操作”以而积换速度。%1硬件原则。从硬件角度进行程序开发。%1系统原则。以系统的眼光进行模块划分和各模块任务的分配。%1同步设计原则。同步设计易于提高设计的频率和设计的稳定性,当前的优化丄具也多是针对同步时序的优化。硕件程序设计的另一个重要方面是状态

5、机的设计。课题小涉及4个状态机的设计。遵循好的状态机设计原则也是硬件程序开发小不可忽视的一方面。状态机编码方式的选择:由于FPGA中提供较多的触发器资源,FPGA设计中多采用热键编码方式,综介器的综介约束属性界面卜•可以方便地改变状态编码方式。初始化状态和默认状态:为避免上电不能正确进入初始状态,设计中初始状态编码为全零;同时为保证逻辑不会陷入死循环,设计语句屮应注意完备化设计。采用两段式状态机设计方法:将状态转移单独写成一个模块,将状态的操作和判断写到另一个模块中,这样可以将同步时序和组合逻辑分别放置于不同的逻辑块,利于综合器优化代码和布

6、线器实现设计。2.3片上存储器分配策略在StratixII系列的FPGA中包含3种不同类型的内部存储块:M-RAM块、M512RAM块和M4KRAM块。设计中,应用不同的存储块设计不同的存储器,可以达到较优化的系统性能。M・RAM完全支持双端口模式,111512KbRAM加上校验位组成,主要用于大数据包的缓存,如以太网帧、IP包等大到几KB的数据血,以及视频图像帧的缓存和NiosllI快人式软核的存储;M512RAM块由512位模块加上校验的RAM组成,主要用于接口速率适配的内部FIFO、移位寄存器和时钟域隔离等;M4K块由4096x1位到

7、128x36位的4Kb模块加校验组成,主要用于小型数据块存储和多通道I/0协议中,另外M4KRAM也完全支持双端口模式。设计中采用的中心处理器FPGA芯片EP2S60包含丰富的存储器逻辑资源,和上一代Stratix系列相比,运行速度提高了50%,逻辑容量增加了1倍,具有达180Kb的等效逻辑元件和9Mb的RAM,大大增加了集成度,为高度集成的应用提供了实现基础,而成本比上一代还要低。设计采川的EP2S60器件逻辑资源如表1所列。根据器件内3种存储器的各口特点,结合片内的逻辑资源分布,在片内设计了5个同步FlF0,其中4个长度32位、存储深度

8、256字的FlF0作为64位PCI传输的缓存,另一个长度32位,存储深度设计为2048字。M512存储块主要用于内部FlFO的设计,在配置片内FlFO时选择M512存储块类型。1

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。