数字电子钟(数电课程设计)

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1、〈一〉课程设计题冃1、多功能数字钟设计基本要求：1）由振荡器输出稳定的高频脉冲信号作为时间基准，经分频器输出标准的秒脉冲。2）秒计数器满60向分计数器进位，分计数器满60向小时计数器进位，小时计数器按“12翻1”规律计数，计数器经译码器送到显示器。3）计数出现误差可用校时电路进行校时、校分、校秒。扩展要求：4）具有可整点报时与定吋闹钟的功能。三、原理电路二个具有计时、校时、报时、显示等基本功能的数字钟主要由振荡器、分频器、计数器、译码器、显示器、校时电路、报吋电路等七部分组成。石英晶体振荡器产生的信号经过分频器得到秒脉冲，秒脉

2、冲送入汁数器计数，计数结果通过“时”、“分”、“秒”译码器译码，并通过显示器显示时间。1、振荡器单元电路设计（如下截图）14.4石英按荡器的设计图14.17使用CMOS变换器的石英振荡电路（这种电路在数字电路中经常见到•是方波振荡。用作数字电路的基准时钟）VV(b)戶方案二：555定时器与RC组成的多谐振荡器如果精度要求不高可以采用由集成电路定时器555与RC组成的多谐振荡器。设振荡频率fO=103Hz,电路参数如图555多谐振荡器原理电路及工作波形°—厂T最终设计方案：考虑到脉冲的稳定性和准确性，故选择方案一。但由于在计算机

3、仿真无法模拟实际情况下品振自激起振的真实场景，故在计算机仿真中用的较多的还是用一个函数信号发生器来模拟晶振脉冲。2、分频器单元电路设计通常，数字钟的晶体振荡器输岀频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32768Hz的振荡信号分频为1HZ的分频倍数为32768(215),即实现该分频功能的计数器相当于15级2进制计数器。常用的2进制计数器有74HC393等。设计方案：可选用14级二进制串行计数/分频器CD4060得到精确频率

4、。CD4060计数为14级2进制计数器，可以将32768Hz的信号分频为2Hz。欲得到1秒信号，还需要加入分频电路。14级二进制串行计数/分频器CD406014分频2分频电路1HZ3、计数器单元电路设计时间计数单元有时计数、分计数和秒计数等几个部分。时计数单元一般为12进制计数器或24进制计数器，其输出为两位8421BCD码形式；分计数和秒计数单元为60进制计数器，其输出也为8421BCD码。可用于计数的芯片很多，比如可预置的4位二进制同步计数器(74LS161),可二/五分频十进制计数器(74LS90),可预置BCD双吋钟可

5、逆计数器(74LS192),双十进制计数器(74LS390)等。本设计采用741S160作为计数器分别构成60、12进制计数器。60进制计数器由741S160构成的60进制计数器，将一片741S160设计成10进制加法计数器，另一片设置6进制加法计数器。两片741S160按反馈清零法串接而成。秒计数器的十位和个位，输出脉冲除用作自身清零外，同时还作为分计数器的输入脉冲CPU下图电路即可作为秒计数器，也可作为分计数器••・•・••••・•・••••・•・••••・•・••••・•・••••・••••••・••••••・•••••

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7、器。电路图如下：4、译码驱动及显示单元电路设计计数器实现了对时间的累计以8421BCD码形式输出，为了将计数器输出的8421BCD码显示岀来，需用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，一般这种译码器通常称为7段译码显示驱动器。所用到的7段译码显示驱动器有CD451E设计方案：直接由带译码功能的LED数码管构成。限流电阻R二100欧，防止电流过大损坏LED数码管。单元电路连接如下图所示：5、校时单元电路设计当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断

8、正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。通过开关控制，使计数器对2Hz的校时脉冲计数。校时脉冲3.3kOT

9、Q01mF+5V33^[1主V

10、lOOluFU27A::74LS01NU23A.