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1、实验报告课程名称：计算机系统结构实验学 院：计算机科学与工程学院专 业：计算机科学与技术指导教师：好老师学生姓名：爱学习的小学生6666666666666实验成绩：日 期：2017年5月5日电子科技大学计算机学院实验中心6/7电子科技大学实验报告一、实验项目名称：流水线代码分析二、实验室名称：主楼A2-412实验时间：2017年5月5日三、实验目的1.熟悉代码中的模块名和接口信号，并理解其作用；2.通过补全流水线的模块图，进一步熟悉代码中各模块的连接细节，加强对流水线CPU工作原理的掌握。四、实验原理（一）VerilogHDL知识回顾（1）5种抽
2、象的级别：系统级、算法级、RTL级、门级、开关级（2）功能:1.可描述顺序执行或并行执行的程序结构；2.用延迟表达式或事件表达式来明确地控制过程的启动时间；3.通过命名的事件来触发其他过程里的激活行为或停止行为。4.提供了条件（如if_else，case等）循环程序结构；5.提供了可带参数并且非零延续时间的任务（task）程序结构；6.提供了可定义新的操作符的函数（function）结构；7.提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。8.提供了一套完整的组合型原语（Primitive）；（二）VerilogHDL的基本语法（三）流水线CP
3、U原理图6/7（一）ISE的使用（二）流水线CPU工作原理一、实验内容1.列出代码中的模块名和接口信号，并写出他们的作用；2.补全流水线的模块图：a)在现有图的基础上，在对应模块的输入输出接口处补全端口的名字；b)在现有图的基础上，补全未画出的模块和信号连线。3.对补全的流水线模块图作必要的文字说明，解释其工作原理。二、实验器材（设备、元器件）ISEDesignSuite14.7集成开发环境，编程语言：VerilogHDL硬件描述语言三、实验步骤1.看懂老师给的CPU源代码；2.仔细对比各模块的形参，与最顶层模块中的实参，列出代码中的模块名和接口信号，
4、并写出他们的作用；3.根据代码补充完善“流水线结构补充图”：a)在现有图的基础上，在对应模块的输入输出接口处补全端口的名字；b)在现有图的基础上，补全未画出的模块和信号连线。4.对补全的流水线模块图作必要的文字说明，解释其工作原理。四、实验数据及结果分析（一）列出代码中的模块名和接口信号，并写出他们的作用：6/71.modulepipelinedcpu(clock,resetn,pc,inst,ealu,malu,walu);模块名：pipelinedcpu接口信号:clock,resetn,pc,inst,ealu,malu,walu作用：规定统一的
5、接口信号，连接各个模块，实现CPU总体结构2.modulepipepc(npc,clk,clrn,pc);模块名：pipepc接口信号:npc,clk,clrn,pc作用：prog_cnt，实现程序计数器PC3.modulepipeif(pcsource,pc,bpc,rpc,jpc,npc,pc4,ins);模块名：pipeif接口信号:pcsource,pc,bpc,rpc,jpc,npc,pc4,ins作用：if_stage，实现取指IF级4.modulepipeir(pc4,ins,clk,clrn,dpc4,inst);模块名：pipeir接
6、口信号:pc4,ins,clk,clrn,dpc4,inst作用：inst_reg，实现IF级与ID级之间的寄存器，即指令寄存器IR5.modulepipeid(dpc4,inst,wrn,wdi,wwreg,clk,clrn,bpc,jpc,pcsource,wreg,m2reg,wmem,aluc,aluimm,a,b,imm,rn,shift,jal,rsrtequ);模块名：pipeid接口信号:dpc4,inst,wrn,wdi,wwreg,clk,clrn,bpc,jpc,pcsource,wreg,m2reg,wmem,aluc,alui
7、mm,a,b,imm,rn,shift,jal,rsrtequ作用：id_stage，实现译码ID级6.modulepipedereg(dwreg,dm2reg,dwmem,daluc,daluimm,da,db,dimm,drn,dshift,djal,dpc4,clk,clrn,ewreg,em2reg,ewmem,ealuc,ealuimm,ea,eb,eimm,ern,eshift,ejal,epc4);模块名：pipedereg接口信号:6/7dwreg,dm2reg,dwmem,daluc,daluimm,da,db,dimm,drn,ds
8、hift,djal,dpc4,clk,clrn,ewreg,em2reg,ewmem,ealu
