8位的奇偶校验

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1、8位的奇偶校验-vhdl2009-08-1412:23综合优化（synthesize）是指将HDL语言，原理图等设计输入翻译成由与或非门，RAM,触发器等基本逻辑单元组成的逻辑连接，也就是所谓的逻辑网表，并根据目标与要求（约束条件）优化所生成的逻辑连接，输出edf和edn等文件。综合过程包括两个内容，一是对硬件语言源代码输入进行编译与逻辑层次上的优化，二是对编译结果进行逻辑映射与结构层次上的优化，最后生成逻辑网表。综合结果的优劣直接影响布局布线结果的最终效能。综合结果的优劣是以使设计芯片的物理面积最小和工作频率最高为指标。当两者发生

2、冲突时，一般采用速度优先的原则。*********************************************************************************该程序实现了8位的奇偶校验****************************************************************************************************************************libraryIEEE;useIEEE.STD_LOGIC_1164.

3、ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityparity_checkis      generic(size:integer:=8);      port(data_in:instd_logic_vector(size-1downto0);                   even_odd:instd_logic;                           pa_out:outstd_logic_vector(sizedown

4、to0));endparity_check;architectureBehavioralofparity_checkissignaltemp:std_logic;begin  process(even_odd,data_in)      begin  if(even_odd='1')then       temp<=data_in(7)xordata_in(6)xordata_in(5)xordata_in(4)xordata_in(3)xordata_in(2)xordata_in(1)xordata_in(0);      el

5、se        temp<=data_in(7)xordata_in(6)xordata_in(5)xordata_in(4)xordata_in(3)xordata_in(2)xordata_in(1)xordata_in(0)xor'1';      endif;endprocess;pa_out<=temp&data_in;endBehavioral;*******************************************************************************LIBRARYi

6、eee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.all;USEieee.numeric_std.ALL;ENTITYtest_vhdISENDtest_vhd;ARCHITECTUREbehaviorOFtest_vhdIS      --ComponentDeclarationfortheUnitUnderTest(UUT)      COMPONENTparity_check      generic(size:integer:=8);      PORT(  

7、           data_in:INstd_logic_vector(size-1downto0);             even_odd:INstd_logic;                      pa_out:OUTstd_logic_vector(sizedownto0)             );      ENDCOMPONENT;      --Inputs      SIGNALeven_odd:std_logic:='0';      SIGNALdata_in:std_logic_vector(

8、7downto0):=(others=>'0');      --Outputs      SIGNALpa_out:std_logic_vector(8downto0);BEGIN      --InstantiatetheUnit