双稳态触发器及应用

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1、3.3双稳态触发器及应用一、实验目的1.掌握JK、D触发器的逻辑功能及其测试方法。2.了解各种不同功能触发器之间的转换方法。3.掌握用集成触发器构成计数器的原理和方法。4.理解译码显示电路的工作原理和应用方法。二、实验任务（建议学时：4学时）（一）基本实验任务1.利用数字逻辑实验箱，采取正确的实验方法、设计合理的数据表格，测试JK触发器的逻辑功能。2.利用数字逻辑实验箱，采取正确的实验方法、设计合理的数据表格，测试D触发器的逻辑功能。3.设计电路将JK触发器转换成D触发器。并验证设计电路的逻辑功能。4.用D触发器组成3位

2、异步二进制加法计数器。用示波器和发光二极管观察计数结果。（二）扩展实验任务设计电路用JK触发器组成3位异步二进制加法计数器，计数结果经过译码显示在七段数码显示管上。三、基本实验条件（一）仪器仪表1.数字逻辑实验箱1台2.数字万用表1台3.双踪示波器1台4.函数发生器1台（二）器材器件1.二输入4与非门74LS001块2.双JK触发器74LS761块3.双D触发器74LS741块4.BCD—七段译码器74LS471块5.共阴七段数码显示管1只四、实验原理（一）基本实验任务触发器是构成时序逻辑电路的基本逻辑单元。其输出有“0

3、”和“1”两个稳定状态，只有在触发信号的作用下，才能从原来的稳定状态翻转为新的稳定状态。因此，触发器是一种具有记忆功能的电路，可作为二进制存储单元使用。JK触发器和D触发器是两种最基本、最常用的触发器，是构成时序逻辑电路的基本元件。图5.3.3.1所示为JK触发器和D触发器的逻辑符号。图中RD是直接置“0”端，SD是直接置“1”端，当RD或SD加“0”信号时，触发器状态不受CP及控制输入端状态的影响。在RD=SD=1时，触发器输出的状态取决于输入的状态，但触发器翻转的时间受时钟脉冲CP的控制。若CP端有小圆圈，则表示该触

4、发器在CP脉冲的下降沿翻转，若CP端没有小圆圈，则表示该触发器在CP脉冲的上升沿翻转。若JK和D有两个以上的输入端时，则各输入端子间是“与”的关系。表5.3.3.1所示为JK、D触发器的逻辑状态表。QQQQQQS1JC11KRS1JC1KRS1DC1R∧∧∧SDJCPKRDSDJ1J2CPK1K2RDSDDCPRD（a）（b）（c）图5.3.3.1边沿触发的JK触发器和D触发器逻辑符号在集成触发器的产品中，JK型和D型得到了最为表5.3.3.1触发器逻辑状态表广泛的应用。在时序逻辑电路的设计中，经常需要利用触发器逻辑状态

5、表手中现有的触发器完成其他触发器的逻辑功能，这就需要将不同类型的触发器进行转换。例如将JK触发器的J、JKQn+1K两端连在一起，并认为是T端，就可得到T触发器。010当T触发器的输入控制端为T=1时，则触发器每输入一JK触发器10111Qn个时钟脉冲CP，状态便翻转一次，这种状态的触发器成00Qn为T′触发器。故T′触发器又被称为翻转触发器或计数式触发器，广泛用于计数电路中。DQn+1计数器是数字系统中常用的基本时序逻辑器件。它D触发器00不仅能记录输入时钟脉冲的个数，还可以实现分频、定11时、产生节拍脉冲和脉冲序列等

6、。JK触发器和D触发器可以方便地构成计数器。图5.3.3.2（a）是用D触发器组成的三位异步二进制加法计数器。Q0Q1Q2C悬空或接“1”SDSDSDQ0DDDCF0CF1CF2Q1计数脉冲RDRDRDQ2清0（a）（b）图5.3.3.2异步二进制加法计数器及工作波形三个D触发器均处于计数工作状态，计数脉冲从F0的脉冲输入端输入，每输入一个脉冲，F0状态改变一次。低位触发器的输出Q端与相邻高位触发器的脉冲输入端相连，每当低位触发器的状态由1变0时，向相邻高位触发器的脉冲输入端输入一个正跳变脉冲，使得相邻高位触发器翻转一次

7、，完成二进制加法计数功能。计数器工作前在直接置零端加入一负脉冲清零。工作波形如图5.3.3.2（b）所示。从波形图中可以清楚地看到，Q0、Q1、Q2的周期分别是计数脉冲（C）周期的2倍、4倍、8倍，也就是说，Q0、Q1、Q2分别对C波形进行了二分频、四分频、八分频，因而计数器也可作为分频器。（二）扩展实验任务译码器可以将输入的代码译成一个特定的输出信号以表示它的含义。不同的代码，译码电路也不同。用译码显示电路可以方便直观地观察计数器的工作过程。发光二极管、数码管、示波器都是常用的显示器件和显示器。七段数码管是最直观最常用

8、的显示器件。它的每一段都是一个发光二极管，选择不同的字段发光，则显示不同的数字。它分共阳极和共阴极，分别配相应的译码驱动器。七段显示译码器可以将输入的四位二进制代码译成驱动七段数码管显示所需的电平信号，使之显示出0~9的十进制数。图5.3.3.3是译码驱动显示电路的示意图，外部计数器的输出端Q3、Q2、Q1、Q0是分