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时间:2019-04-06
《南京邮电大学软件设计VHDL实验报告》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库。
1、通信与信息工程学院2013/2014学年第2学期软件设计实验报告模块名称VHDL专业通信工程学生班级学生学号学生姓名指导教师梅中辉设计题目基本课题:04.2对4译码器综合课题:18.奇偶校验器任务要求1.基本课题:设计一个2对4译码器(输入:AB输出:Y3Y2Y1Y0),真值表如图2。ABY3Y2Y1Y00001100111101101101101112.奇偶校验器系统的功能是对八位二进制数据及其奇偶校验位的输入进行校验,输出正确的奇、偶校验位。ODD_IN与EVEN_IN是控制奇校验和偶校验功能输入,IN0到IN7是七位数据及一位校验位数据输入,IN_READY
2、表示输入数据已经准备好,可以处理,当OUT_REQ输入表示要求输出数据,CLK端口用于接收时钟信号,支持系统的时钟上升沿同步。当输出端口OUT_READY输出信号有效时,表示输出数据已经准备好,可以为下级电路使用,ODD_OUT与EVEN_OUT用来输出正确的奇偶校验位。上述控制端口均为高电平有效。实验设备及软件1.微型计算机2.EDA-VHDL开发软件同组人员学号及姓名11001803胡雪琪参考文献1.张顺兴《数字电路与系统设计》东南大学出版社2004.82.苗丽华《VHDL数字电路设计教程》人民邮电出版社2012.11VHDL课程设计题目及要求(自编资料)3.
3、VHDL课程设计题目及要求(自编资料)4.杨晓慧杨永健《基于FPGA的EDA/SOPC技术与VHDL》国防工业出版社2007.75.PeterJ.Ashenden《TheVHDLCookbook》Dept.ComputerScienceUniversityofAdelaideSouthAustraliaJuly,1990报告内容一.实验目的1.掌握组合逻辑中译码器电路的设计原理。2.能利用VHDL语言设计一个2-4译码器。二.实验器件1.微型计算机2.EDA-VHDL开发软件三.实验名称2-4译码器四.题目要求概述设计一个2对4译码器(输入:AB输出:Y3Y2Y1
4、Y0),真值表如图ABY3Y2Y1Y0000110011110110110110111五.系统分析.原理图:分析:EN=1,Z[0]=Z[1]=Z[2]=Z[3]=1;EN=0,Z[0]=!(!A!B),Z[1]=!(!AB),Z[2]=!(A!B),Z[3]=!AB.设计算法:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYXiaoLiIS--定义实体名称为XiaoLiPORT(EN:INSTD_LOGIC;--定义输入/输出端口a:INSTD_LOGIC_VECTOR(1DOWNTO0);y:OUTSTD_LOGIC_
5、VECTOR(3DOWNTO0));ENDXiaoLi;ARCHITECTUREdataxlOFXiaoLiISBEGINPROCESS(EN,a)BEGINIF(EN='0')THENCASEaIS--用CASE语句进行译码WHEN"00"=>y<="1110";WHEN"01"=>y<="1101";WHEN"10"=>y<="1011";WHEN"11"=>y<="0111";WHENOTHERS=>y<="0000";ENDCASE;ELSEy<="1111";ENDIF;ENDPROCESS;ENDdataxl;设计要点:1.2-4译码器有一个使能端EN
6、,低电平有效,所以要用到IF语句分情况处理,当EN=1时,输出全为逻辑1;当EN=0时,在使能下对输入进行译码输出。2.在2-4译码器中,要求根据相应的输入译码得到相应的输出,这需要用到CASE语句,根据满足的条件直接选择相应的顺序语句执行。然后根据题目要求进行设置。一.逻辑仿真图及功能分析逻辑仿真图:功能分析:EN=1时,y[0..3]=1111EN=0时,a[0..1]=00,y[0..3]=1110a[0..1]=01,y[0..3]=1101a[0..1]=10,y[0..3]=1011a[0..1]=11,y[0..3]=0111一.时序仿真及分析时序仿
7、真:EN=0EN=1分析:EN=1时,y3y2y1y0=111EN=0时,a1a0=00,y3y2y1y0=1110;a1a0=01,y3y2y1y0=1101;a1a0=10,y3y2y1y0=1011;a1a0=11,y3y2y1y0=0111.五.调试过程与问题1.创建工程:在File/NewProjectWizard里输入工程路径作为当前的工作目录,工程名和顶层文件实体名为必须相同设为XiaoLi。其中目标器件选取Altera公司Cyclone2的EP2C8T144C8。0建立文本/编辑文件:在File/New里选取VHDLFile文件类型,输入相应代码后
8、保存文件,
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