数字逻辑实验--24s计时器

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1、数字逻辑课程实验报告实验名称时序电路研究之24s计时器实验人姓名学号班级同组人姓名实验时间成绩一、实验内容结合试验箱设计一个计数器能够实现24秒计时功能，设计应具备必要的输入输出和起停功能二、实验原理24s计数器是由分频器，计数器，译码器组成。如下图2为24s计数器的原理图图2分频器用于较高频率的吋钟进行分频操作，得到较低频率的信号，工作原理是计数。由于实验箱的工作频率为100000H乙而我们所需要的24S计数器是以S（即IHZ）为计量单位的,所以需要把频率降低。其原理图如2.1图2,1计数器主要是用来计数的，24s计时

2、器要求从24s开始依次往下降，所以需要一个计数器,在计数器的设计过程中要有暂停键。下图2,2为其原理图counter[2..0LDFFE图2。2译码器是把具冇特殊含义的输入代码译成对应输出的冇效信号。因为最终要把代码下载到芯片上，用led数码管显现出来，所以需要把0-24进行编码，可以把个位和十位分別用一个数码管表示。山于数码管的输入为四位，所以个位和十位分别用四位2进制进行编码。如图2.3为译码器的原理图和led灯的图。其编码对应的真值表为：af00000n00000000u;00001“00000001“；00010

3、“00000010“；00011“0()0()0011”；00100“00000100”;00101“oooooior；00110“00000110”；00111“00000111”；()100()“0()0010()0“；01001“00001001”;01010“00010000“；01011“00010001“；01100“00010010“；01101“00010011”；onio”00010100“;01111“00010101“；10000“00010110”；10001“00010111”；10010“00

4、011000”；10011“00011001”;10100“00100000“；10101“00100001“；10110"()01()()()1()“；10111“00100011”；11000“00100100“；orther111111111©DCD_H图2.3三、VHDL实现1.分频器libraryieee;useieee.stdlogicl164・all;useieee.stdlogicarith.al1;useieee.std_logic_unsigned.all;entitydivpinisport(elk

5、,en:instdlogic;Reset:instd_logic;clkout:outstd_logic);enddivpin;architectureclockofdivpinissignalcounter:integerrange0to3;signaldiv_clk:std_logic;beginprocess(elk,Reset,en)beginif(Reset—1')thendivelk〈二'r;counter<=0;elseif(en二T)thenif(clk‘eventandclk=，f)thenif(cou

6、nter二3)thencounter<=0;div_clk<=notdivclk;elsecountcr<=counter+l;endif;endif;elsecounter〈二0;endif;endif;endprocess;clkout<=divclk;endclock;1.计时器libraryieee;useieee.stdlogicl164・all;useieee.stdlogicarith.al1;useieee.std_logic_unsigned.all;entityclock_24isport(elk,e

7、n,Reset:instdlogic;q:outstd_logic_vector(4downto0));endclock_24;architecturecounterlofclock24issignalcounter:stdlogicvector(4downto0);beginprocess(elk,en,Reset)beginif(Reset二'1')thencounter<=z/11000";elseif(elk*eventandelk二T')thenif(en=，Tandcounter/二"00000")thenc

8、ounter<=counter-l;elsecounter<=counter;endif;endif;endif;endprocess;q〈二counter;endcounterl;1.译码器libraryieee;useieee.stdlogic_l164.al1;entitydeco_24isport(a:ins