实验二全加器的设计

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时间:2019-01-18

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1、实验二全加器的设计一、实验目的1、掌握MAX+plus软件的使用方法。2、掌握层次化设计方法:底层为文本文件,顶层为图形文件。3、通过全加器的设计掌握利用EDA软件进行电子线路设计的过程。二、实验设备1、计算机2、MAX+plusII软件及实验箱三、实验原理加法器是数字系统屮的基本逻辑器件,减法器和硬件乘法器都HJrh加法器來构成。全加器,全加器是实现两个-•位二进制数及低位来的进位数相加(即将三个二进制数相加),求得和数及向高位进位的逻辑电路。所以全加器冇三个输入端(A,B,C)和两个输出端so,co)o设计思路:一

2、个全加器口J以用两个1位半加器和或门组成。半加器真值表为ABSO(和)CO(进位)00000110101011011、逻辑关系:CO=ABSO=AB+BA=A©B语句:SO<=NOT(AXOR(NOTB))CO<=AANDB2、逻辑关系:语句:SO<=NOT(AXOR(NOTB));CO<=AANDB;全加器真值表ABcSO(和)CO(进位)0000000110010100110110010101011100111111SO=A©B©CCO=AB+CA+CB四、实验内容1、半加器的设计:完成源程序的编辑、编译、仿真。2

3、、两输入或门的设计:完成源程序的编辑、编译、仿真。3、全加器的设计:完成源程序的编辑、编译、仿真。五、实验步骤1、启动MAX+plusII10.0软件2、底层文件:新建文件文本文件:(1)FileNewTcxtEditorFile(2)在文本文件上输入代码(3)保存文本文件:FileSaveH-adder.vhd扩展名为*.vhd(4)设置为当前文件:点击FileProjectsetprojecttocurrentfile设置项R为当前文件(5)编译1)选择芯片型号:点击AssignDcvicc:Eplk

4、30QC208-32)编译:点击MAX+plusIICompilerStart开始编译,生成.pof文件(CPLD)(6)仿真1)启动MaxplusII'Wavefromeditor菜单,进入波形编辑窗口;2)导入输入输岀节点:将鼠标移至空白处并单击鼠标右键,EnterNodesfromSNF将欲仿真的所有I/()管脚加入。3)调整管脚顺序:选小某一管脚并按住鼠标左键拖至相应位置即可完成。4)为电路输入端口添加激励波形5)选择仿真时间:视电路实际要求确定仿真时间长短,在本实验默认时间为lusFileEndTime

5、中设置6)保存激励信号编辑结果:FilcSavc注意此时的文件名称不要随意改动,后缀为.scf。7)仿真:打开MaxplusllSimulatorStart观察电路仿真结果3、顶层文件:新建文件原理图文件:(1)新建文件原理图文件:FileNewGraphicEditorFile(2)在原理图文件上放置器件(a)在原理图编辑器的空白处双击鼠标左键或单击鼠标右键,在弹出的快捷菜单中选择entersymber,(b)在SymborName处可直接输入元件名称或川鼠标点取元器件库屮的所需元件,按下OK即可输入元器件

6、,(c)一个完整的电路包括:输入端口INPUT>电路元器件集合、输出端口OUTPUTo(3)添加连线(4)标记输入/输出端口加性:分別双击输入端口的“PIN-NAME”,当其变成黑色时,即可输入标记符名称并回车确认;(5)保存原理图:f_adder.gdf扩展名%*.gdf(6)设置为当前文件:点击FileProjectsetprojecttocurrentfile设置项目为当前文件(7)仿真1)启动MaxplusIlWavefromeditor菜单,进入波形编辑窗口;2)导入输入输岀节点:将鼠标移至空口处并单击

7、鼠标右键,EnterNodesfromSNF将欲仿真的所有I/0管脚加入。3)调整管脚顺序:选屮某一管脚并按住鼠标左键拖至相应位置即可完成。4)为电路输入端口添加激励波形5)选择仿真时间:视电路实际要求确定仿真时间长短,在木实验默认时间为lusFileEndTime中设置6)保存激励信号编辑结果:FileSave注意此时的文件名称不耍随意改动,后缀为.scf。7)仿真:打开MaxplusIISimulatorStan观察电路仿真结果4、管脚分配与定位(1)点击MaxpluslIFloorplanEditor(

8、2)按卜-窗口左侧手动分配图标,所有管脚出现在UnassignedNodes窗口(3)在UnassignedNodes窗口中用鼠标选屮预分配的管脚,并拖到下而芯片的某一管脚上。5、下载(1)Maxplusllprogrammer(2)JTAGMuti-DeviceJIAGchainSetup选择需卜载文件SelectProgr

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