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时间:2018-12-06
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1、如何用单个赛灵思FPGA数字化数百个信号 在新型赛灵思FPGA上使用低电压差分信号(LVDS),只需一个电阻和一个电容就能够数字化输入信号。由于目前这一代赛灵思器件上提供有数百个LVDS输入,理论上使用单个FPGA就能够数字化数百个模拟信号。 我们团队近期探索了可能的设计领域的一隅,对中心频率为3.75MHz和精度为5位的有限带宽输入信号进行了数字化,同时还针对128元线性超声阵列换能器的输出信号研究了多种数字化方案。首先让我们详细介绍一下演示项目。 2009年赛灵思推出了LogiCORE™软IP核。结合外
2、置比较器、一个电阻和一个电容,就可实现一种能够数字化频率高达1.205kHz[1]输入信号的模数转换器(ADC)。 用FPGA的LVDS输入取代外置比较器,同时结合使用增量调制器ADC架构,仅使用一个电阻和一个电容就能数字化频率高得多的模拟输入信号。 ADC拓扑和实验平台 使用赛灵思FPGA上的LVDS输入实现的单通道增量调制器ADC[2]的方框图见图1。这里模拟输入驱动LVDS_33缓冲器非反相输入,输入信号范围基本为0-3.3V。以比模拟输入信号频率高得多的时钟频率对LVDS_33缓冲器输出进行采样
3、并通过一个LVCMOS33输出简单而且所用元件数少,让这个方法颇具吸引力。而且由于LVDS_33输入缓冲器有相对较高的输入阻抗,在许多应用中传感器输出可以直接连接到FPGA输入,无需前置放大器或缓冲器。 缓冲器和一个外置一阶RC滤波器反馈给LVDS_33缓冲器的反相输入。采用这一电路,只要选择合适的时钟频率(F)、电阻(R)和电容(C),反馈信号就会跟随输入模拟信号。 作为实例,图2显示的是在F=240MHz、R=2K和C=47pF时的输入信号(黄色、通道1)和反馈信号(蓝色、通道2)。所示的输入信号是用Ag
4、ilent33250A函数发生器使用其200MHz、12位任意输出函数功能生成的。输入信号的傅里叶转换由小组使用的TektronixDPO3054示波器计算完成,显示为红色(通道M)。在这些频率上,示波器探头的输入电容(以及接地问题)不会降低示波图所显示的反馈信号的质量,但图2的确体现了该电路的运行情况。 通过对1Vpp3.75MHz正弦波运用布莱克曼–纳托尔(Blackman-Nuttall)窗口,我们定义了图2所示的有限带宽输入信号。虽然理论上窗口化信号的本底噪声基本比中心频率的幅度小100dB,Agile
5、nt33250A函数发生器的采样频率和12位精度让演示信号质量远逊于理论水平。由于换能器的机械属性,众多超声换能器产生的中心频率接近3.75MHz的输出信号自然是有限带宽信号,因此对采用这种方法来说是理想的信号源。 图1-使用一个外部电阻和一个外部电容的单通道增量调制器ADC。 图2-该示波图所示的是F=240MHz、R=2K和C=47pF时Agilent33250A函数发生器产生的3.75MHz输入信号(黄色,通道1)和反馈信号(蓝色,通道2)。由TektronixDPO3054示波器计算完成的输入信号
6、傅里叶转换显示为红色(通道M)。 我们使用DigilentCmodS6开发模块[3]配合安装在小型PCB上的赛灵思Spartan®-6XC6SLX4FPGA,并使用8个RC网络和输入连接器,让圆形系统来同时数字化多达8路信号,即得到图2所示的图。每个通道并联端接一个50Ω的接地电阻,以正确端接信号发生器的同轴电缆。需要注意的是为实现这样的性能,我们小组将LVCMOS33缓冲器的驱动强度设置为24mA,压摆率设置为FAST,如图5中的实例VHDL源代码中记录的情况。 定制的原型电路板还支持使用FTDIFT223
7、2HUSB2.0微型模块[4],用于把数据包化的串行比特流传输到主机PC上供分析。图3所示的是当馈给图2的模拟信号时,原型电路板产生的比特流的傅里叶转换幅度。与240MHz采样频率的分谐波有关的峰值清晰可见,另外还有与输入信号相关的3.75MHz频率下的峰值。 图3-本图所示的是与图2相关的配置产生的比特流的傅里叶转换 大量抽头 通过给比特流施加带通有限脉冲响应(FIR)滤波器,就能够产生模拟输入信号的N位二进制表达:ADC输出。但是由于数字比特流的频率远远高于模拟输入信号,用户需要使用带有大量抽头
8、的FIR滤波器。不过由于被滤波的数据只有0和1两个数值,所以无需使用乘法器(只需要加法器将FIR滤波器系数相加即可)。 图4-使用中心频率为3.75MHz的801抽头带通滤波器产生的ADC输出。 图4所示的ADC输出是在主机PC上使用我们用免费在线FIR滤波器设计工具TFilter[5]设计的中心频率为3.75MHz的801抽头带通滤波器产生的。该滤波器在2.5M
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