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时间:2018-12-04
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1、Cadence与GLOBALFOUNDRIES宣布最新合作成果 益华电脑(CadenceDesignSystems)宣布,晶圆代工业者GLOBALFOUNDRIES已经认证Cadence实体验证系统(PhysicalVerificaTIonSystem,PVS)适用于65nm至14nmFinFET制程技术的客制/类比、数位与混合讯号设计实体signoff。同时Cadence也与GLOBALFOUNDRIES共同发表首款28纳米超低功率制程ARMCortex-A12处理器晶片设计定案。 GLOBALFOUNDRIES的认证涵盖Cadence认可的PVS规则台(ru
2、ledecks),适合于CadenceVirtuoso整合式实体验证系统(IntegratedPhysicalVerificaTIonSystem)、CadenceEncounter数位设计实现系统(DigitalImplementaTIonSystem)与全晶片signoff中所使用的实体验证。对双方客户而言,通过认证的CadencePVS规则台是不可或缺的,能够在Cadence类比与数位流程中完全发扬设计中实体验证(in-designphysicalverificaTIon)的优势,还能使全晶片实体signoff完美无缺。 双方的客户现在可以在PVS进行标准化
3、,透过与CadenceVirtuoso客制IC设计平台和Encounter数位设计实现系统的密切整合而实现设计中signoff,甚至实现全晶片signoff。设计中PVS(In-designPVS)让客户们无论在Virtuoso或Encounter平台中,都能够即时侦测错误、产生修正指南、递增式验证修正,以及预防新的错误。 Virtuoso整合式实体验证系统(IntegratedPhysicalVerificationSystem)将signoffPVS技术整合到VirtuosoLayoutSuite中,并以互动式“即时”模式在绘制的同时验证设计。Encounte
4、r数位设计实现系统(DigitalImplementationSystem)中具备时序意识的PVS递增式金属填充作法大幅缩短了signoffECO(工程变更)周转时间,远胜过传统流程。通过认证的PVS实体signoff确保设计符合复杂规则的要求,并且符合晶片功能的需求,又不会牺牲精准度。 具备ARMCortex-A12处理器的四核心测试晶片设计定案 而在近日于美国矽谷举办的年度CDNLive大会中,Cadence与GLOBALFOUNDRIES也共同宣布已经将具备ARMCortex-A12处理器的四核心测试晶片设计定案。以高达2.0GHz频率的作业为目标,还要维
5、持在主流行动功耗与面积的标准内,这款测试晶片于GLOBALFOUNDRIES的28nm-SLP(28纳米超低功率高介电常数金属闸极)制程中设计实现,运用完整Cadence工具流程,并采用ARMPOP技术,充分发挥28-SLP制程的完全效能。 Cortex-A12处理器提高了40%的效能,并指引了从ARM非常成功的Cortex-A9处理器开始的升级路径,同时兼具前代产品的绝佳能源效率。在智慧手机与平板电脑等行动应用方面,成功的设计定案(tapeout)显示Cortex-A12核心协作的重大里程碑。 使用完整的CadenceRTL-to-signoff数位设计实现流
6、程,包括EncounterRTLCompiler、实体EncounterRTLCompiler、Encounter数位设计实现系统与EncounterConformalEquivalenceChecker。也使用了全套Cadencesignoff工具,包括QRCExtraction、Tempus与实体验证系统(PhysicalVerificationSystem),从RTL取得开始到最终signoff与投入试产的前置时间缩短到15个星期以内。 GLOBALFOUNDRIES的28nm-SLP技术最适合于新一代智慧移动设备,能够实现具备更快处理速度、更小晶片尺寸、更
7、低待机功耗与更长电池续航力的绝佳设计。这项技术以GLOBALFOUNDRIES的「闸极优先(GateFirst)」到高介电常数金属闸极(High-KMetalGate,HKMG)方法为基础,这种方法投入量产已经几乎3年时间了。这项技术提供效能、电源效率与成本的绝佳组合,最适合于行动市场。 POP技术包含专为特定ARM核心与处理技术而调整的ARMArtisanPhysicalIP逻辑库与记忆体处理程序、标明ARM所实现核心设计的确切条件与结果的周延测试报告,还有使用手册、平面规划与脚本等POP设计实现知识。POPIP产品现在供货范围涵盖40nm到28nm,预计将
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