FPGA卷积码的原理与测试本科毕业论文

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1、本科学生毕业论文论文题目：基于FPGA卷积码的原理与测试学院：年级：专业：姓名：学号：指导教师：毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。作者签名：　　　　　日　期：　　　　　指导教师签名：　　　　　日　　期：　　　　　使用授权说明本人完全了

2、解大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。作者签名：　　　　　日　期：　　　　　IV学位论文原创性声明本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式

3、标明。本人完全意识到本声明的法律后果由本人承担。作者签名：日期：年月日学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权　　　　大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。涉密论文按学校规定处理。作者签名：日期：年月日导师签名：日期：年月日IV摘要为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题，提出一种新型的适用于FPGA特点，路径存储与译码输出并行工作，同步存储路径矢量和状态矢量的译码

4、器设计方案。并提出了采用FPGA实现卷积码解码的Viterbi算法实时实现，给出了硬件实现的逻辑框图。该设计方案通过在ISE9.2i中仿真验证，译码结果正确，得到编码前的原始码元，速度显着提高，译码器复杂程度明显降低。并在实际的软件无线电通信系统中信道编解码部分得到应用，性能优良。关键词W-CDMA；卷积码；Viterbi算法；FPGAIVAbstractInordertosolvethetraditionalvictorthandecoderstructureiscomplex,decodingspeedslow,consumeresourcesbigproblems,thispaperp

5、utsforwardanewkindofapplicabletotheFPGAcharacteristics,storageandoutputparallelpathdecodingwork,synchronousstoragepathvectorandstatevectordecoderdesignscheme.ThedesignschemeinISE9.2throughsimulationtest,decodingofI,gettherightbeforeencodingsourceofyuan,speed,significantlyraise,decodercomplexitysign

6、ificantly.Andintheactualsoftwareradiocommunicationsystemchanneldecodingpartsandgetapplication,excellentperformance.KeywordsW-CDMA;ConvolutionalCode;Viterbialgorithm;FPGAIV目录摘要IAbstractII前言1一、卷积码的定义2二、卷积码的描述方法3（一）图解表示和解析表示3（二）其它表式3三、FPGA芯片介绍4四、FPGA卷积码的编译码原理5（一）编码原理5（二）FPGA卷积码的译码原理61.veterbi算法62.译码原理

7、6五、译码器的设计与实现9（一）译码器的设计9（二）实现的性能模拟结果10（三）设计中改进和优先算法11结论12参考文献13基于FPGA卷积码的原理与测试前言近年来，随着大规模集成电路的发展，电路实现技术水平获得较大程度的提高，卷积码在众多通信系统和计算机系统中得到了越来越广泛的应用。在数据通信中，它的出现，使得数据调制解调器的传输速率和性能都产生了较大飞跃。研究和应用都已说明，在差错控制系统中卷积码是一种极