基于cpld的vxi总线接口的研制

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1、基于CPLD的VXI总线接口的研制

2、第1内容加载中...摘要：文章以VXI总线开关矩阵模块为例，介绍了基于可编程逻辑器件的VXIbus寄存器基接口的开发过程。给出了选用ALTERA公司的可编程逻辑器件FLEX10K10在MAXPLUSII环境下，结合VXIbus时序对接口逻辑电路进行波形仿真和时序分析的方法。1引言VXI总线测试系统是一种世界范围内完全开放的、适用于多个生产厂家的模块化仪器总线系统。随着仪器功能逐渐向复杂化发展，以数字电路为主的接口电路的设计也在追求更高的集成度，这时如果采用可编程逻辑器

3、件（PLD）技术代替传统的中、小规模集成电路来实现电路设计，不仅可以节省大量的板上空间，而且电路的可靠性和可修改性也会大大提高。设计使用时可以根据接口和功能电路的需要选用合适的器件。在VXI总线开关模块的设计中，由于功能电路需要VXI接口提供较多的译码电路（即组合逻辑单元），因此，选用ALTERA公司的复杂可编程逻辑器件（CPLD）FLEX10K10可在MAXPLUSII开发环境下，采用原理图与VHDL语言混合设计以及ByteBlaster在线编程技术来实现VXIbus寄存器基的接口。此接口可在不改变外

4、围电路的情况下升级为更高级的消息基接口。2VXIbus寄存器基接口设计VXIbus寄存器基接口电路由初始化电路、模块和寄存器译码、寄存器读写及数据传输应答、中断申请及响应等四部分组成。这些部分均可在一片FLEX10K10中实现，既可以采用原理图设计，也可以采用硬件描述语言设计，还可以两者混合来进行设计。500)this.style.ouseg(this)">2.1开机初始化根据VXI总线时序，在电源接通后，背板总线上的SYSRST信号应由低变高，以使SOFTRST信号由高变低并启动一次模块复位自检过程。

5、根据VXI总线协议，模块复位自检应包括寄存器（基于配置寄存器和用户定义操作寄存器）的初始化和功能电路的初始化。由于识别（ID）寄存器、器件类型（DTYPE）寄存器以及状态（STATUS）寄存器是只读寄存器，因此可采用静态配置（SC）的方法，即在FLEX10K10内部预先将协议规定的内容锁存在16位D触发器中。控制寄存器和用户定义操作寄存器对于VXI主模块来说是只写寄存器，初始化时只需根据需要写入相应的内容即可。按照开关矩阵功能电路的要求，初始化阶段须依次输出16组脉冲，每次由译码输出控制选通一列继电路的

6、行、列信号，从而完成对256个继电路关断操作。2.2模块和寄存器译码VXIbus寄存器基模块与消息基模块的主要区别在于其与主模块的通信方式不同，寄存器基模块通常作为从模块通过读写寄存器与主模块通信。参与译码和读写模式控制的信号线有A01～A15,AM0～AM5,L0-AM5控制寄存器的读写模式，本模块采用A16、D16非特权访问模式，且总是读写字节（0～1），因而上述位的有效状态为：DS0=低，DS1=低，A01=低，L=29H或2DH。用VHDL描述的译码电路如下：--译码信号定义dben<=d

7、s0ords1;--VXI背板数据总线选通adh2<=ad(14)ad(13)；--VXI地址线A15、A14adl8<=ad(12)adad(10)ad(9)ad(8)ad(7)ad(6)ad(5);--八位逻辑地址adl5<=ad(4)ad(3)ad(2)ad(1)ad(0)；--五位寄存器地址--模块和寄存器译码500)this.style.ouseg(this)">process(sysclk)beginif(sclk'eventandsclk='1')thenif(as='0

8、')thenif(adl8=addrset)then--表明选中本模块if(adh2adl5AMiacklp;ds0dslp;srst="111000010101110001")then--地址'10000'operator-sel<='0';且iacklp;ds0ds1p;srst="110001010101110001"）then--地址'0010'，control-sel<='0';--iacklp;ds0ds1p;srst=''110001010101110010"）then……el

9、sif(addrhigh2addrlop;AMiacklp;ds0dsp;srst="110000010101110011")thensel0<='0'；--地址'00000'，AXPLUSII环境下设计实现，设计完成后，可用两种方法对电路进行仿真：一种是直接在波形仿真器（Editor）中绘制输入波形，另一种是编写向量文件（Vectorfile），向量文件可以独立仿真，也可以在波形仿真器中调用，从而自动生成输入波形。参照VXI总线时序