多功能数字钟电路设计

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1、武汉科技大学数字逻辑课程设计报告多功能数字钟电路设计二．设计任务和要求1.设计任务用给定的主要集成电路器件：74LS00，74LS04，74LS90，74LS92，74LSl91，74LS48，74LS74，数码显示器BS202，555等设计多功能数字钟电路。综合运用本课程知识，利用集成电路器件设计实现一些电子电路，以复习巩固课堂所学的理论知识，提高集成电路器件实现系统、绘制系统电路图的能力，为实际应用奠定一定的基础。2．设计要求⑴以数字形式显示时、分、秒的时间。⑵小时计数器的计时要求为“24翻

2、1”，分钟和秒的时间要求为60进位。⑶要求手动快速校时、校分。⑷要求具有整点报时功能，报时声响为四低一高，最后一响为整点。⑸要求具有定时控制（定小时）功能。三．整体构思如图1所示，数字钟电路系统由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能：报时和定时功能。该数字钟系统的工作原理是：振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“2

3、4翻1”规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时,可以用校时电路校时、校分。各扩展电路必须在主体电路正常运行的情况下才能进行功能扩展。8武汉科技大学数字逻辑课程设计报告四．电路设计（一）单元电路的基本原理1．振荡器振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度。一般来说振荡器的频率越高，计时精度越高。在这里选用555与RC组成的多谐振荡器，产生频率f=1kHz的方波信号，则可设计出相应的电路，如图2所示，其中RP可微调振荡器的输出频率f。555

4、由电阻分压器、电压比较器、基本R-S触发器、放电三极管和输出缓冲器5部分组成。555的功能如表1所示。表1555的功能表输入输出VTHVTROUT放电三极管Tdd0导通VR2不变>VR1>VR20导通多谐振荡器电路的工作原理如下：接通电源的瞬间，电容C1上的电压不能突变，故TH端的电压小于2/3VCC，TR端的电压小于1/3VCC，输出端OUT的状态为1，放电三极管T截止，电源VCC经过电阻对电容C充电，VC逐渐上升，电路处在第一个暂稳态。当电容上的电压VC逐渐升

5、高到2/3VCC时，由于TH端和TR端的电压为2/3VCC8武汉科技大学数字逻辑课程设计报告，使输出端OUT的状态变为0，放电三极管T导通，电容C放电，VC逐渐下降，电路处在第二个暂稳态。当电容上的电压VC下降到1/3VCC时，使输出端OUT的状态从0变为1，放电三极管T截止，电源VCC再次经过电阻对电容C充电，电路返回到第一个暂稳态。如此周而复始地在两个暂稳态这间交替变换，便产生了所需要的矩形脉冲信号输出。2．分频器分频器的功能是对振荡器产生的方波信号进行分频外理，一方面形成计时所需的标准秒脉

6、冲信号，另一方面提供数字钟功能扩充时所需的信号，如仿电台报时用的1kHz的高音频信号和500Hz的低音频信号等。如图3所示，选用3片中规模集成电路74LS90（十进制计数器）可构成分频电路产生所需信号。如图74LS90由四个触发器组成，分为计数器Ⅰ和计数器Ⅱ。R9为异步置位端，R0为异步复位端，A、B为两个时钟输入端，QA、QD为计数器状态输出端。图中，每片为1/10分频，第1片的QA端输出频率为500Hz的方波信号，QD端输出频率为100Hz的方波信号；第2片的QD端输出频率为10Hz的方波信

7、号；第3片的QD端输出频率为1Hz的方波信号。图3分频电路3．计数器秒脉冲信号经过6级计数器，分别得到“秒”个位、十位，“分”个位、十位以及“时”个位、十位的计时。“秒”、“分”计数器为60进制，小时为24进制。（1）60进制计数器数字钟的“分”和“秒”计数器均为模60的计数器，它们的个位都是十进制计数器，而十位则是六进制计数器，其计数规律为00->01->…->58->59->00…。可选用74LS90作为“分”和“秒”的个位和十位计数器，其中，十位计数器将74LS90连接成模6计数器。(a)

8、十进制计数器74LS90构成十进制计数器的方法有两种：将QA与B相连或将QD与A相连。在这里是将QA与B相连即将管脚1和12相连。计数脉冲加到A端（管脚14），当QA端从1->0变化时，有时钟脉冲有效边沿送给B端，其计数规律如表2所示。表2十进制计数规律8武汉科技大学数字逻辑课程设计报告NAQDQCQBQA00000100012001030011401005010160110701118100091001在74LS90构成的计数器的基础上，将计数器的状态输出反馈到R0或R9端，就可以改变计数器的