veriloghdl简单计算器设计

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1、目录第一章设计目的及任务要求11.1设计目的11.2设计任务11.3课设要求1第二章设计思路22.1设计总体框图22.2设计原理22.2.1计算其原理22.2.2数码显示原理22.2.3八位数码管扫描的原理3第三章设计源程序及分析43.1计算器模块43.1.1计算器源程序43.1.2计算器程序分析43.2数码管显示部分53.2.1数码管显示源程序53.2.2数码管显示程序分析53.3循环扫描模块63.3.1循环扫描程序63.3.2循环程序分析63.4总程序及其分析7第四章时序仿真和结果验证104.1计算器时序仿真及其分析104.2数码管时序仿真及分析104.3总体时序仿真图104

2、.4结果验证11第五章心得体会1212第一章设计目的及任务要求1.1设计目的（1）进一步加强熟练EDA基础知识。（2）熟练掌握Quartus6.0软件的使用以及用该软件编程和仿真的全过程。（3）培养独立思考问题，解决问题的能力以及查阅相关资料和资料的正确使用能力，为明年的毕业设计打下良好的设计基础。1.2设计任务设计一个简单计算器，输入为8位二进制数，分别用两位数码管显示，输出的计算结果为16位二进制数，并用四位数码管显示，能够实现+、-、*、/四种运算，其中除法的结果显示分为商和余数两部分，分别用两位数码管显示。1.3课设要求（1）说明题目的设计原理和思路、采用方法及设计流程。

3、（2）系统框图、Verilog语言设计程序或原理图。（3）对各子模块的功能以及各子模块之间的关系做较详细的描述。（4）详细说明调试方法和调试过程。（5）说明测试结果：仿真时序图和结果显示图，并对其进行说明和分析。12第二章设计思路2.1设计总体框图有分析可知，本次课程设计可以分成五个木块来实现相应的功能，分别是输入模块，计算模块，扫描模块，输出模块以及显示模块。图一设计总体框图2.2设计原理2.2.1计算其原理Verilog语言中可直接用运算符+、-、*、/、%来实现四则运算，系统会根据程序自动综合出相应的计算器。分别是加法器模块，减法器模块，乘法器模块和除法器模块，当程序变得正

4、确的话则各个程序会按照一定的步骤一步步的往下执行的。2.2.2数码显示原理7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。设计7段译码器，输出信号LED7S的7位分别接如图一数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。注意，

5、这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h。共阴极七段数码管的原理图如下图二所示。12图二共阴极七段数码管2.2.3八位数码管扫描的原理图三所示的是8位数码扫描显示电路，其中每个数码管的7个段：g、f、e、d、c、b、a都分别连在一起，8个数码管分别由8个选通信号k1、k2、…k8来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、…k8分别被单独选通，并在此同时，

6、在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。图三8位数码管显示驱动电路扫描电路通过可调时钟输出片选地址SEL[2..0]。由SEL[2..0]通过3-8译码器决定了8位中的哪一位显示，SEL[2..0]变化的快慢决定了扫描频率f扫描的快慢。扫描频率大于人眼的分辨率时，呈现出八个数码管同时点亮。12第三章设计源程序及分析3.1计算器模块3.1.1计算器源程序mdulejsq(a,b,c,out);input[7:0]a,b;input[1:0]c;otput[15:0]out;reg[15:0]outreg[7:0]out1,o

7、ut2;always@(a,b,c,out)case(c)2'b00:out=a+b;2'b01:out=a-b;2'b10:out=a*b;2'b11:beginout1=a/b;out2=a%b;out={out1,out2};enddefault:;endcaseendmodule3.1.2计算器程序分析该模块是本次设计的核心部分，用于实现四则运算，两位八位二进制数a、b作为待计算的输入，并输入两位二进制数c作为计算功能选择，00代表加法运算、01代表减法运算、10代表乘法