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时间:2018-10-28
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1、以下考虑的分频都是占空比为50%的。要是不要求占空比为50%将更加简单一些。使用的器件只有异或门和D触发器,而且没有使用触发器的置位和清零,更加没有使用锁相环,电路反正是不难,相信熟悉数电的同学都能理解,也许实际信号可能会存在毛刺,但是用VERILOGHDL编写,在FPGA上实现,运行效果良好(考研的同学考数电,问我怎么奇数分频,然后自己总结了些方法,要是使用其他门电路,不要求占空比,电路会简单很多)(献给武汉工程大学10电子信息工程02班考数电的同学)2、4、8、16~~~~2N分频,直接使用N个D触发器级联实现:原理:将D触发器的/Q接到D,那么每来一次上
2、升沿输出端反转一次,从而实现2分频1、3、7、15~~~~2N-1分频,直接使用N个D触发器和一个异或门实现:原理:亦采用了D触发器的二分频原理,只是当最高位为0时,时钟上升沿触发信号,当最高位为1,采用的时钟下降沿触发,那么当最中间的上升沿来了后最高位为1,那么紧接着的下降沿也会触发信号,从而可以减少一个脉冲,使得实现2N-1次分频(对电路的不同连接改变的是波形的相位)3分频:15分频:实质上该电路后面阶段都是二分频,可见前面都是输出信号的倍频成分,因此对该电路而言,第三个触发器输出为7.5分频,第二个输出为3.75分频,第一个为1.875分频,当然波形可能
3、并不是一个规则的,只是说在单位时间内,脉冲数目有那么多任意偶数(N)分频,可以采用N/2个D触发器:原理:将第一个触发器的D接到最后一个触发器的反向输出端,其他的触发器的D接到前级的正向输出端,所有的时钟信号接到一起(以下对6分频为例说明)使用三个D触发器(当然也可以使用3分频后再二分频,只是多个异或门)三个触发器的输出端Q0Q1Q2在每个上升沿后的波形:Q0Q1Q2/Q20001100111011110011000100001可见总共六个状态,以Q作为输出可以满足六分频要求,而且占空比为50%任意奇数(2*N-1)分频可以使用采用N个D触发器和一个异或门:原
4、理:同上,将任意Q或/Q(仅仅只是相位不同)接到异或门一端,时钟接到异或门另外一端,异或门输出作为总共的时钟(也是采用在中间时,同时采集了一个脉冲的上下边沿,从而减少了一个脉冲周期)5分频为例说明:对信号进行半整数n.5分频(n>=1,1.5,2.5,3.5,·······)(因为这些信号倍频后是原信号的奇数分频,因此这些信号占空比不可能为50%)采用2组2n+1分频(相位不能相同)后将两个信号进行异或可能输出倍频信号(相位相差90度,占空比1:1,相位相差180,输出1,相位相差0,输出0,此处关键是相位的问题)1.5分频举例:也许以上方法会消耗过多的门电路
5、:因此可以采用如下方法化简:1.5分频:或,1.5分频:2.5分频:3.5分频:3.5分频:(该电路最后输出为7分频,因此前级(第二个触发器)输出为3.5分频,理论第一个触发器的输出是3.5的倍频,即原信号1.75分频,但是波形明显不规则)(因为相位的选择上的原因,可能导致波形占空比有很大的差别,甚至无法倍频,因此需要选择合适的相位)需要VERILOGHDL代码的童鞋可以留言啦
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