带加速网络的片上网络性能优化研究

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1、浙江大学硕士学位论文图目录图6．1MGA算法真实程序实验数据流向图⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯一78图6．2PARSEC程序集经归一化后的总体通信代价⋯⋯⋯⋯⋯⋯⋯⋯⋯78图6．3PARSEC程序集平均通信距离⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯79图6．4PARSEC程序集平均通信延时⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯80图6．5Random、HNCR、ANCR三种算法下片上网络平均延时⋯⋯⋯⋯84图6．6Random、HNCR、ANCR三种算法下归一化后的总体通信代价⋯84IV浙江大学硕士学位论文表目录表4．1三种最优布局在三种优化目标下的性能⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯30表4．2Booksim的主要参数

2、设置⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯．33表4．3三种最优布局在各种通信模型下的平均延时⋯⋯⋯⋯⋯⋯⋯⋯⋯35表4．4三种最优布局在各种通信模型下的平均跳数⋯⋯⋯⋯⋯⋯⋯⋯⋯35表4．5调整加速性能后三种最优布局在三种优化目标下的性能⋯⋯⋯⋯36表4．6调整加速性能后三种最优布局在三种优化目标下的性能⋯⋯⋯⋯36表4．7调整加速节点个数后三种最优布局在三种优化目标下的性能⋯⋯38表4．8不同加速节点个数下平均通信距离⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯42表4．9不同加速节点个数下平均通信延时⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯43表5．1不同路由策略下电片上网络和加速网络的链路总负载⋯⋯⋯⋯⋯58表5．2加

3、速网络通信代价对整体性能的影响⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯60表6．1PARSEC程序集经归一化后的总体通信代价⋯⋯⋯⋯⋯⋯⋯⋯⋯79表6．2PARSEC程序集平均通信距离⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯80表6．3PARSEC程序集平均通信延时⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯8lV浙江大学硕士学位论文第1章绪论1．1课题背景第1章绪论1．1．1片上网络概述随着半导体工艺和芯片设计技术的高速发展，单位面积上可集成的晶体管个数日渐增加，使现代计算机的性能极大地提高了。然而，随着处理器复杂程度的增加，芯片的设计和验证成本也进一步提高，单一处理器频率的提升速度在近年来逐步放缓，遇到发展的瓶颈，无法满足日趋

4、增加的计算机性能要求。为了解决这一矛盾，业界逐步引入了多处理器系统作为单处理器系统的替代方案。多处理器系统通过增加处理器单元的数量和提高程序的并行度，提升计算机系统的性能。多核系统目前在科研、商用、民用领域都已经成为发展的主流。多核系统之所以能起到提升计算机系统性能的作用，是因为它利用了计算机系统的硬件并行性。通过将一个任务划分为多个子任务，在不同的处理器上分别执行，可以有效地提高程序的并行性，提升程序的执行效率。任务被划分为多个子任务后，各个子任务之间存在数据和控制上的依赖性，需要通过交换信息和数据，来保持任务的正确性。当多核系统中的处理器数量较少时，数据通信的影响并不明显。然而，当越来越

5、多的处理器被引入后，通信逐渐成为限制任务性能的瓶颈。传统的多处理器通信有以下两种普遍的解决方案。第一种方案是采用多处理器间互联。多处理器互联在每一对处理器之间建立一条通信链路。这一方案的优点在于，每一对处理器之间的链路都是独占的，通信的带宽和延时都能得到有效地保障。其问题在于，当处理器的数量逐渐增加到一定规模时，要在每对处理器之间建立一条通信链路几乎是不可能的。这不仅涉及到片上多处理器的布局、布线、面积等设计问题，还涉及到链路能耗、通信延时等性能问题。在片上多处理器数目日益增长的背景下，这样的方案并不能让人浙江大学硕士学位论文第l章绪论满意。另一种方案是采用总线架构。总线架构是多处理器通信的

6、公共通道，采用一组链路连接各个处理器，各个处理器之间的通信都在同一组链路中完成。总线架构的优点在于，简化了硬件的设计，使得布线、布局都更为简易。于此同时，总线结构也便于处理器数量的扩展，当新增加一个处理器时，仅需将该处理器用标准的接口连接到总线上即可，没有其他额外的硬件代价。然而，总线架构也存在其问题。总线所采用的协议规定，在任何时间都只能有一个处理器向另一个处理器发送信息，当有多个处理器需要发送和接受数据时则必须进行仲裁。当多处理器之间的通信量较大，或者多处理器数量增加，同时产生的数据请求增加时，总线将成为多处理器通信的性能瓶颈。为了解决多核系统中的多处理器通信问题，研究人员引入了片上网络

7、这一架构【1]。片上网络借鉴成熟宏网络的思想，在芯片内部构造数据传输网络，多处理器通过片上网络传输控制信息和数据信息，使得整个系统的通信分布化。这一架构不仅解决了多处理器直接互联所遇到的设计问题和扩展问题，而且避免了总线架构中的性能瓶颈。常见的片上网络节点如图1．1所示。一个片上网络节点(Node)，包含一个处理单元(ProcessElement)、一个路由器(Router)及其附属的链路。处理单元根据实际需