设计rf cmos蓝牙收发器

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1、设计RFCMOS蓝牙收发器作者：BobKoupalandMarshallWang,SigniaTechnologiesCoryEdelman,AgilentTechnologies(安捷伦科技)使用CMOSRFIC设计2.4GHz蓝牙收发器需要在设计过程中的所有阶段对关键性能进行仔细的验证。这可以通过EDA软件的几个功能来实现,如提供晶片厂模型库,带有蓝牙测试信号的系统兼容性测试模板,还可以和测试仪器的链接,验证仿真数据和实际测量结果是否一致。蓝牙设计问题使用蓝牙标准的短程无线收发器预计将会集成到多种设备中，包括笔记本电脑、打印

2、机、传真机、照相机、蜂窝电话、耳机、家用电器、PDA和其它便携式计算设备。为满足对体积、功耗和低价格的要求，需要采用高集成度的系统芯片（SoC）解决方案。目标是免除昂贵的外部元件，例如声表面波滤波器和电感器，把外部无源元件的数量减到最少，并且不需要使用外部RF调谐元件，使IC能适用于大批量生产的应用。蓝牙无线链接使用无须许可的2.4GHzISM频段，信号在80个1MHz信道上以1,600跳/秒的速率跳频。任何蓝牙解决方案都必须能在包括其它蓝牙设备、无绳电话、微波炉以及使用IEEE802.11标准无线LAN系统的条件下可靠工作,这

3、些设备也工作在2.4GHz频段.尽管单片射频已经是许多无线标准，例如GSM和CDMA电话规定的目标，但蓝牙是第一个不仅允许高集成度，而且要求高集成度，以满足体积小价格低目标的标准。蓝牙IC设计要求更高的复杂程度，因为它需要把射频、混合信号和数字功能模块块组合在一块芯片上，甚至整体解决方案也只在两块独立的IC上。两芯片SoC解决方案SigniaTechnologies实现了一种两芯片的蓝牙SoC解决方案，它包括1片2.4GHz收发器IC（图1）和1片基带控制器IC。这种方法优化了材料费（BOM），并为各种应用提供了最大的灵活性。射

4、频IC包括1个级联型低噪声放大器（LNA），它带有用于噪声匹配的源吸收(degenerating)电感器和50Ω的输入阻抗。该LNA的指标为噪声系数4dB，增益15dB，2.45GHz处的输入三阶截止点为-10dBm。该芯片还包括接收边的IF滤波器、混频器和解调器，以及发送边的混频器、滤波器和功率放大器（PA）。该功率放大器用芯片上的高Q值电感器与50Ω匹配，提供20dB增益，+8dBmP1dB和15%的功率增加系数(在P1dB处)。图1SigniaUlyssesSBT5010蓝牙收发器框图。示出了对各重要功能块所使用的主要仿真

5、模拟方法。该芯片还包括GFSK（高斯移频键控）调制∕解调器，2.4GHzPLL，正交压控振荡器（VCO），可调谐IF滤波器，数字时钟恢复电路，DC估算和控制逻辑。该压控振荡器是带有片上谐振器和频率调谐变容二极管电路的完整RFIC。对于2.45GHz处的正交输出，核心VCO仅消耗5mA。其单边带相噪距蓝牙规范有10到15dB的容限。基带IC包括整个蓝牙核心功能，具有USB和UART接口，以及一个创新的主机接口，使该控制器能无需其它部件,就可经配置用于PCMCIA、并行∕打印机端口和PCI接口。两块芯片间的通信通过一个8引脚的Blu

6、eRFmode-2双向接口实现。本文着重介绍用于实现芯片组RF部件的方法。RF设计方法由于其高复杂度，蓝牙射频SoC需要采用不同的方法进行模拟和布图。传统RF建造块设计从元件技术指标开始，选择一种电路拓扑，然后使用谐波平衡或封装模拟的方法进行仿真。在SoC设计中，需要同时使用几种规范，这是因为电路所包括高频模拟和混合信号部分需要有类似SPICE的模拟和用于定时分析的Verilog，而其它部分则是纯数字的，仅需Verilog模拟。在设计中，模拟部分有数百个有源元件，而数字部分则超过30,000门。设计的复杂性使设计者不能单独使用一

7、种EDA工具模拟整个芯片，因此在系统级必须仔细计划，确保系统中的每一个块的都是正确的。第一个，也是最重要的系统参数是那些定义功率和噪声预算的参数。蓝牙是标称值为1mW（0dBm）的系统，这样规定的目的是适于短距离工作,同时使其对其它无线系统的干扰很低。它在1MHz带宽上使用高斯滤波频移键控（GFSK）调制，误码率（BER）要求为0.1%，即21dB的载噪比（C/N）。1MHz带宽下的热噪声本底为-114dBm。蓝牙规范要求接收器灵敏度为-70dBm或更高，这是10米范围的功率级。该规范意味着接收器噪声系数最大为23dB。但蓝牙的

8、实际应用要求接收器灵敏度要达到-80至-85dBm的，以在最常用的各种室内传播环境中克服衰落的影响（图2）。图2定义蓝牙接收器灵敏度的信号和噪声电平。对于给定的蓝牙要求，有多种可供选择的工艺技术。可以使用BiCMOS，SOI或SiGe，但价格最低的工艺是CMOS