cmos射频放大器

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1、CMOS射频集成电路设计学院信息工程学院专业信息与通信工程年级班别2013级学号2111303052学生姓名郑瑞青指导教师章国豪2013年1月8日1.CMOS射频集成电路的现状与进展手机、无绳电话、射频标签(RFID)、无线局域网(WLAN)等无线通信市场快速发展，不断推动射频前端收发器向高集成、低功耗、结构紧凑、价格低廉的向发展。在这种趋势下，用CMOS工艺实现无线通信系统的射频前端不仅必要而且可能。CMOS射频前端的重要功能单元，包括低噪声放大器、混频器、频率综合器、和功率放大器。在以前的收发器中，数字处理部分通常采用低成本的标准CMOS

2、工艺，射频前端一般采用GaAs、Bipolar、或BiCMOS工艺。由于数字处理部分通常占到芯片面积的75%以上，集成度及功耗等指标的要求使得不可能以CMOS以外的其他工艺实现，所以只有实现CMOS射频前端，才能实现单片的收发器并最终实现单片集成的移动通信产品。目前随着CMOS工艺的发展，他的单位增益截止频率已经接近GaAs水平，同时出现了一些采用CMOS工艺实现的射频前端得单元电路及收发器。这也使得采用CMOS工艺实现移动通信产品的单芯片集成成为可能。与其它工艺相比，CMOS工艺存在跨导小、频率特性差、噪声大及无源器件集成困难等不足。为实现

3、CMOS射频集成电路，在系统级上需要研究收发器体现结果以尽量乃至消除收发器中所需无源器件，降低系统对于射频前端的技术指标要求，在电路上需要研究能够工作在射频频频段的高性能单元电路和高品质因数的无源器件。本文采用TSMC0.18umCMOS工艺以设计一个射频功率放大器为例，说明CMOS射频功率放大器的设计过程。功率放大器是收发器中主要的大功耗单元。为了提高功率附加效率，一般采用非线性功率放大器。CMOS工艺自身的一些特性是实现CMOS集成功率放大器的主要障碍。随着CMOS工艺的发展，器件尺寸越来越小，使其能工作在射频频段，但栅氧层也越来越薄，使

4、得输出电压摆幅受限。其电流驱动能力也越来越低，只有采用大尺寸器件才能实现较大的驱动电流。但大的器件会带带更大的寄生电容，使得功率放大器的匹配网络中电感值较大。难以集成。2.本文设计射频功率放大器的应用目标及第三代移动通信系统（也称3G）是移动通信市场经历了第一代模拟技术的移动通信业务的引入，在第二代数字移动通信市场的蓬勃发展中被引入日程的。在当今Internet数据业务不断升温中，在固定接入速率（HDSL、ADSL、VDSL）不断提升的背景下，第三代移动通信系统也看到了市场的曙光，益发为电信运营商、通信设备制造商和普通用户所关注。WCDMA主

5、要起源于欧洲和日本的早期第三代无线研究活动，GSM的巨大成功对第三代系统在欧洲的标准化产生重大影响。在中国WCDMA分到的频段为上行，下行2110MHz到2170MHz。根据以上分析我们采用TSMC0.18umCMOS工艺设计一个工作频率为1920MHz到1980MHz、工作电压为3.4V、增益约为28dB、饱和输出功率为28dBm、输出1dB压缩点大于27dBm、功率附加效率(PAE)大于30%的射频功率放大器。运用CadenceIC软件对其进行原理图设计，以及仿真。1.CMOS射频功率放大器设计根据上面的分析，我们采用三级共源结构实现放大

6、，采用的放大器工作类型为深AB类，由于CMOS工艺的集成电感Q值只有4到6，如果把匹配电路做在半导体上其插入损耗会很到，而CMOS工艺的集成电容的Q值一般在120到140之间，Q值比较大用其做匹配电路电容对整个输出级的插入损耗影响比较小，为提高放大器的整体效率，我们把输出级输出匹配电路的电容集成在半导体上，把输出级输出匹配电路的的匹配电感同过键和线从半导体中引出制作在基板上，并可同过键和线的长度调整其感值。1.1射频功率放大器输出级及输出匹配电路设计输出级采用图3.1结构，由于供给输出级的电压为3.4V，输出级的饱和电压要求达到28dBm以上

7、，输出级的负载阻抗为50ohms，由于采用共源结构，为得到要求的输出功率我们把50ohms的负载阻抗通过输出匹配电路匹配到一个较小值的负载值。当放大器的输入功率逐渐变大时，输出级的晶体管漏极电流赠大，漏极电压幅度即负载两端电压变大，由于电源电压最大提供3.4V，则当电压幅度增加到3.4V左右，由于晶体管进的非线性，输出电压接近饱和电压3.4V，这时如果输入功率增漏极电流也接近饱和值。由图3.1直流电压同通过射频隔离电感L0为晶体管提供电压，由于工作是通过其电流一般为几百毫安，其电感值为漏极所看负载的10倍左右我们去3nH或跟小的值，把他在基板

8、上实现其寄生电阻大概为0.7左右，所以漏极的实际电压会比3.4V小这里我们取3V。考虑到输出级输出匹配滤波电路的损耗我们假设漏极输出到匹配电路的最大功率为30dBm