时钟系统设计及仿真new

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1、电气与信息工程学院实践基地实践报告黑龙江科技学院综合性、设计性实践报告实践项目名称时钟系统设计及仿真所属课程名称ASIC实践日期2011.9.13-2011.9.16班级学号姓名成绩电气与信息工程学院实践基地电气与信息工程学院实践基地实践报告实践概述：【实践目的及要求】实践目的：1、学习软件Max+plusⅡ的使用方法；2、掌握使用Max+plusⅡ进行编译和仿真的方法与技巧；3、掌握基本的VHDL语言并编写程序4、了解实践箱的各部分基本构造并使用它完成程序下载。实验要求：1、应用VHDL语言设计一个具有时、分、秒功能的计时系统。2、应用

2、Max+plusⅡ开发进行编译，仿真，装配，并下载到实践箱。3、计时系统可采用模块设计，并连接成顶层原理图。4．可自行扩展功能。【实践环境】（使用的软件）Max+plusⅡ【实验原理】实践内容：【实践方案设计】秒60模块程序如下：Libraryieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_arith.ALL;USEieee.std_logic_unsigned.ALL;entityxsecond1isport(clk:instd_logic;电气与信息工程学院实践基地实践报告clkse

3、t:instd_logic;setmin:instd_logic;reset:instd_logic;secout:outSTD_LOGIC_vector(6downto0);enmin:outstd_logic);endxsecond1;architecturexsecond_archofxsecond1issignalsec:STD_LOGIC_vector(6downto0);signalsec1:STD_LOGIC;signalemin:STD_LOGIC;beginprocess(reset,sec,emin,setmin,cl

4、kset)beginifreset='0'thenenmin<='0';secout<="0000000";sec1<='0';elsesec1<='1';secout<=sec;ifclkset='1'andclkset'eventthenifsetmin='0'thenenmin<='1';elseenmin<=emin;endif;endif;endif;endprocess;process(clk,sec1)aliaslcount:std_logic_vector(3downto0)issec(3downto0);aliashco

5、unt:std_logic_vector(2downto0)issec(6downto4);beginifsec1='0'thensec<="0000000";elseif(clk='1'andclk'event)theniflcount=9thenlcount<="0000";ifhcount/=5then电气与信息工程学院实践基地实践报告hcount<=hcount+1;emin<='0';elsehcount<="000";emin<='1';endif;elselcount<=lcount+1;emin<='0';endif;en

6、dif;endif;endprocess;endxsecond_arch;分60程序如下：Libraryieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_arith.ALL;USEieee.std_logic_unsigned.ALL;entityxminuteisport(clk:instd_logic;clkmin:instd_logic;sethour:instd_logic;reset:instd_logic;minout:outSTD_LOGIC_vector(6downto0)

7、;enhour:outstd_logic);endxminute;architecturexminute_archofxminuteissignalmin:STD_LOGIC_vector(6downto0);signalehour:STD_LOGIC;signalmin1:STD_LOGIC;beginprocess(reset,clk,sethour,min,ehour)beginifreset='0'thenenhour<='0';minout<="0000000";min1<='0';电气与信息工程学院实践基地实践报告elsemi

8、n1<='1';minout<=min;ifclk='1'andclk'eventthenifsethour='0'thenenhour<='1';elseenhour<=ehour;endi