数字钟设计论文数字电子钟设计论文

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1、数字钟设计论文数字电子钟设计论文基于CPLD和VHDL的数字钟的设计　摘要：本设计主电路由振荡器、分频器、计数器、显示器组成。其中振荡器和分频器组成标准秒信号发生器，送入60#、24#计数器组成计时系统，再送入显示系统，另外一些组合电路组成校时调节系统和报时电路等扩展电路。　　关键词：秒脉冲；计数器；校时；报时　　DesignofDigitalClockBasedonMultisim8　　SHAOWen　　(SuzhouInstituteofindustrialTechnology,JiangsuSuzhou215104)　　Keywords:pulsespersecond；cou

2、nter；timecalibration；reporttime　　数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。Multisim8是一个完整的设计工具系统，提供了一个非常大的元件数据库，利用软件仿真来设计数字钟，可以克服实验室条件的限制，避免使用中仪器损坏等不利因素，与传统设计相比，大大提高了设计效率。　　1总体思想　　本系统由秒脉冲发生器、计数器、显示器、校时电路和报时电路组成。由振荡器输出稳定的高频脉冲信号作为时间基准，经分频器输出标准的秒脉冲，秒计数器满60向分计数器进位，

3、分计数器满60向小时计数器进位构成计时系统，再将信号送到显示器；计数出现误差可用校时电路进行校时、校分；在整点时电路会自动报时。总体框图见图1。　　　　2各单元电路的设计　　2.1信号发生电路　　这是数字钟的关键电路，它直接影响数字钟的准确度。根据计时精度确定振荡频率，本设计由555接成多谐振荡器产生1KHz的脉冲信号。Multisim仿真软件提供了单稳态触发器，通过改变R和C的值可以改变信号的频率。多谐振荡电路见图2,时钟脉冲信号波形见图3。　　　　2.2分频器　　由于石英晶体振荡器产生的频率很高，要得到秒脉冲，需要用分频电路。该电路由三个十进制计数器构成，如图4所示。7490是

4、二一五一十进制异步计数器芯片，将各自的INB与QA相连构成十进制计数器，信号发生器产生的1KHz信号送入U1的INA，当U1计数到10时，QD1产生输出脉冲，其频率和输入信号频率相差10倍，再输入到U2，QD2输出脉冲频率比输入又减少10倍，连到U3再降低10倍，因此该电路最终实现了1/1000分频，即1000HZ的输入信号变为1Hz基准秒计时信号。　　　　2.3计数器和显示电路　　秒脉冲信号经过6级计数器，分别得到秒个位、十位，分个位、十位以及时个位、十位的计时。　　2.3.1分、秒计时电路　　　　秒计数器电路与分计数器电路都是60进制，它由一级10进制计数器和一级6进制计数器连

5、接构成，如图5所示，采用两片7490串接起来构成的秒、分计数器。U1、U2分别是计数器的个位与十位。个位是十进制计数器，十位是六进制计数器，启动仿真开关后，U3数码管从0至9循环显示，逢十进位到U4数码管显示十位，当达到60时，U1=0000,U2=0110,将两芯片输出端中含1的信号送入U5A，并将其输出送入各自的清零端R01、R02,数码管又从零开始显示，实现了60#计数器的功能。　　2.3.2小时计时电路　　　　小时计数电路是由U1和U2组成的24进制计数电路，如图6所示。U1、U2分别实现的是10#计数器和2#计数器。当读数到24时，开始清零并重新计数。其中，“4”对应于U

6、1的QC1=1,即0100（显示4），“2”对应于U2的QB2=1，即0010（显示2）时，当这两个端子同时为1时，说明计数到24，利用与门将高电平信号送到清零端R01、R02，并重新开始计数。　　2.4校时电路的设计　　当数字钟计时发现误差时，需要校正时间。校时电路分别实现对时、分的校准。因此，应截断分个位和时个位的直接计数通路，将正常计时信号与校正信号可以随时切换的电路接入其中。图7所示为时或分校时电路，由于机械开关具有震颤现象，因此用RS触发器作为去抖动电路。图中，In1端与低位的进位信号相连；In2端与校正信号相连，校正信号可直接取自分频器产生的1Hz的信号；输出端则与分或

7、时个位计时输入端相连。当开关打向下时，因为校正信号和0相与的输出为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态；当开关打向上时，情况正好与上述相反，这时校时电路处于校时状态。显然，这样的校时电路需要两个。　　　　2.5报时电路　　当时间到点时，需要整点报时。本设计要求电路在整点前10秒钟开始整点报时，即当时间在59分50秒到59分59秒期间时，启动控制电路播放音乐。分的十位为QD4QC4QB4QA4=0101(5),分的个位为