allegro约束规则设置

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1、约束规则的设置孙海峰在PCB设计中规则设置是必不可少的，它也可以被称为DRC检查规则，用来确定电路板的走线规则是否符合设计要求。在AllegroPCB的电路板设计过程中，设计约束规则主要包括时序规则、走线规则、间距规则、信号完整性规则等以及物理规则等设置。首先，需要认识一下，AllegroPCB的约束管理器：在PCB设计界面中，执行Setup/Constraints/ConstraintManager命令，弹出AllegroConstraintManager对话框，如下图。在约束管理器中，设计者可以对电路板的电气规则、物理规则、间距规则等设计规则进行设置定

2、义。约束规则可以按板层、网络或者区域进行设置。约束管理器是Cadence系统提供的专用规则设置系统，主要有菜单栏、工具栏、工作表选择区、工作状态报告栏四部分，在工作表中选择一个对象，然后右击，在弹出的命令菜单中，可以进行任意操作。工作表选择区内可以选择电气规则、物理规则、间距规则等规则设置。在对应Net文件夹内，可以创建指定网络的对象分组，如：系统、设计、总线、差分对、扩展网络（XNet）、网络、相对或匹配群组，也可以创建基于相关属性的电气规则（ECSet）、物理规则（PCSet）、间距规则(SCSet)等。约束管理器的约束对象分为引脚对、总线和匹配群组，

3、她们相互之间存在优先级差异，即底层对象会集成顶层对象指定约束，为底层对象指定的约束优先高于上层继承的约束，对象层次的优先级为系统、设计、总线、差分对、扩展网络、相对或匹配群组、引脚对。一、电气规则设置在约束管理器中，选择Electrical选项卡，其中可以为设计或网络来设置时序规则、信号完整性规则、布线的电气规则（延时、差分对）等，执行Objects/Create/ElectricalCSet命令可新建电气规则。1、选择信号完整性仿真规则SignalIntegrity属性，其中包括电气属性、反射属性、单调失真属性、初始串扰、仿真串扰以及同步开关噪声这六个规

4、则设置。其中各项规则设置如下：（1）电气属性设置（ElectricalProperties）包括下列内容的设置：Frequency表示网络频率；Period表示网络周期；Dutycycle表示占空比；Jitter表示时钟抖动值；Cycletomeasure表示仿真时测量周期；Offset表示补偿值；BitPattern表示仿真输出的位格式。（2）反射属性设置（Reflection）包括以下内容的设置：Overshoot表示过冲设置；Noisemargin表示噪声的补偿裕量。（3）失真属性（EdgeDistortions）包括以下内容设置：EdgeSensi

5、tivity表示网络或扩展接收端的单调敏感性能；FirstincidentSwitch表示第一个波形的转换设置。（4）初始串扰设置（EstimatedXtalk）包括以下内容设置：Activewindow表示网络处于转换或产生噪声的窗口；Sensitivewindow表示网络处于稳态和易受干扰的状态窗口；Ignorenets表示计算串扰时可忽略的网络；Xtalk的max栏表示网络允许最大窜扰值；Peakxtalk的max栏表示一个干扰网络对受扰网络产生的最大允许串扰。（2）仿真串扰设置（SimulatedXtalk）包括以下内容设置：该项内容与初始串扰设置

6、内容相同，用以查看仿真后的串扰结果，初始串扰设置则是用以预测串扰结果。（3）同步开关噪声设置（SSN）包括以下内容设置：MaxSSN表示最大同步开关噪声；Powerbusname表示电源总线名称；Groundbusname表示地总线名称；Actual表示实际噪声；Margin表示噪声裕量，若是负值则会产生冲突。2、选择时序规则设置（Timing）：时序设置包括以下两个工作表设置，Switch/SettleDelays用以设置第一个转换延时（MinFirstSwitch）和最后的建立延时（MaxFinalSettle），通过仿真对实际值和约束值进行比较，可得

7、出裕量值；Setup/Hold则用以设置时钟网络名称、时钟周期、时钟延时和时钟偏移量，将这些数值进行比较，能够得出系统是否符合要求。3、电气走线规则设置（Routing）：（1）连线规则设置（Wiring）包括以下内容设置：Topology用以选择走线拓扑结构，有菊花链、星形等结构；Stublength用以设置走线最大短桩长度；Exposedlength用以设置表层走线最大长度；Parallel用以设置并行走线的线宽和线距约束；LayerSets用以设置走线板层。（2）过孔规则设置（Vias）包括以下内容设置：用以检查网络过孔数量限制（ViaCount）和

8、过孔尺寸是否符合要求（MatchVias）。（3）阻抗设置（Imp