8位奇偶校验电路[1]

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1、实验报告学院：专业：班级：姓名学号实验组实验时间指导教师成绩实验项目名称8位的奇偶校验实验目的1．学习组合逻辑电路、编码器的功能与定义，学习Verilog和VHDL语言2．熟悉利用QuartusII开发数字电路的基本流程和QuartusII软件的相关操作3．学会使用VectorWave波形仿真实验要求按照老师的要求完成实验，编写实验报告实验原理此奇偶校验电路时用来计算一个八位数里存在奇数个1还是偶数个1.本实验采用与tmp=0异或的方法来实现计数。如果结果输出为1，则有奇数个一。输出结果为零则有偶数个一

2、。实验仪器软件：AlteraQuartusII9.0集成开发环境。实验步骤1.选择“开始”→“所有程序”→“Altera”→“QuartusII9.0”→“QuartusII9.0（32bit）”，启动软件。2.选择“File”→“NewProjectWizard”，出现“Introduction”页面，如图所示，该页面介绍所要完成的具体任务。3.单击“Next”按钮，进入工程名称的设定、工作目录的选择。4.在对话框中第一行选择工程路径；第二行输入工程名，第三行输入顶层文件的实体名（注意：工程名必须与顶

3、层实体名相同，工程目录可以随意设置，但必须是英文的目录，工程名跟顶层实体名必须也是英文开头。不要将文件夹设在计算机已有的安装目录中，更不要将工程文件直接放在安装目录中。文件夹所在的路径名和文件夹名不能用中文，不能用空格，不能用括号，也不能以数字开头）6.新建设计文件，选择“File

4、New”，在New对话框中选择DeviceDesignFiles下的VerilogFile，单击OK，完成新建设计文件。7.在新建设计文件中输入Verilog程序.8.结果仿真实验内容编写四选一电路的VHDL代码并仿真，编译

5、下载验证实验数据一：试验程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYparity_checkISPORT（a：INSTD_LOGIC_VECTOR(7DOWNTO0)；y：OUTSTD_LOGIC)；ENDparity_check；ARCHITECTURErtlOFparity_checkISBEGINPROCESS（a）VARIABLEtmp：STD_LOGICBEGINtmp：=‘0’；FORiIN0TO7LOOPtmp：=tmpXORa（i）；E

6、NDLOOP；y<=tmp；--y=1，a为奇数个‘1’。y=0，a为偶数个‘1’。ENDPROCESS；ENDrtl；实验总结在实验中学习了组合逻辑电路、编码器的功能与定义，学习Verilog和VHDL语言，同时熟悉利用QuartusII开发数字电路的基本流程和QuartusII软件的相关操作，并学会使用VectorWave波形仿真。指导教师意见签名：年月日