本科生期末试卷十六答案

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1、本科生期末试卷十六答案一．选择题1．B2．A3．C4．A5．B6．B7．ABC8．C9．A10．B二．填空题1．A．存储保护B．存储区域C．访问方式2．A．指令条数少B．指令长度固定C．指令格式和寻址方式3．A．时间并行性B．经济而实用C．高性能4．A．总线带宽B．传输速率C．264MB/S5．A．存储B．记录C．结构三．解：（1）最大正数01111111111111111111111111111111X=[1+(1-2-23)]×2127（2）最小正数00000000000000000000000000000000X=1.0×2-128（3）最大负数10000000000000000

2、000000000000000X=-1.0×2-128（4）最小负数11111111111111111111111111111111X=-[1+(1-2-23)]×2127四．解：[X]原=1.01111[X]补=1.10001[-X]补=0.01111[Y]原=0.11001[Y]补=0.11001[-Y]补=1.00111[X]补11.10001+[Y]补00.11001[X+Y]补00.01010X+Y=+0.01010[X]补11.10001+[-Y]补11.00111[X-Y]补10.11000因为符号位相异，所以结果发生溢出。五．解：（1）cache的命中率H===0.92

3、（2）CPU访存的平均时间Ta=H·Tc+(1-H)Tm=0.92×45+(1-0.92)×200=57.4ns（3）Cache-主存系统的效率e===0.78=78%六．解：从流程图看出，P（1）处微程序出现四个分支，对应四个微地址。为此用OP码修改微地址寄存器的最后两个触发器即可。在P（2）处微程序出现2路分支，对应两个微地址，此时的测试条件是进位触发器Cj的状态。为此用j修改μA2即可。转移逻辑表达式如下：μA0=P1·T4·IR6,μA1=P1·T4·IR7,μA2=P2·T4·j。由此可画出微地址转移逻辑。如图B16.2所示。P2jP1IR7P1IR6图B16.3七．答：分五

4、个阶段：请求总线，总线仲裁，寻址（目的地址），信息传送，状态返回（或错误报告）。图B16。4CPU发出读命令信号和存储器地址信号，经一段时延，待信号稳定后，它启动主同步（MSYN）信号，这个信号引发存储器以从同步（SSYN）信号予以响应，并将数据放到数据线上。这个SSYN信号使CPU读数据，然后撤消（MSYN）信号，MSYN信号的撤消又使SSYN信号撤消，最后地址线、数据线上不再有有效信息，于是读数据总线周期结束。八．解：（1）在中断情况下，CPU的优先级最低。各设备优先级次序是：A-B-C-D-E-F-G-H-I-CPU（2）执行设备B的中断服务程序时IM0IM1IM2=111；执行

5、设备D的中断服务程序时IM0IM1IM2=011。（1）每一级的IM标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的BI（中断允许）标志清“0”，它禁止设备发出中断请求。（2）要使C的中断请求及时得到响应，可将C从第二级取出，单独放在第三级上，使第三级的优先级最高，即令IM3=0即可。九．比较内容CISCRISC指令系统复杂、庞大简单、精简指令数目一般大于200一般小于100指令格式一般大于4一般小于4寻址方式一般大于4一般小于4指令字长不固定等长可访存指令不加限定只有LOAD/STORE指令各种指令使用频率相差很大相差不大各种指令执行时间相差很大绝大多数在一个周期内完成优化编译

6、实现很难较容易程序源代码长度较短较长控制器实现方式绝大多数为微程序控制绝大部分为硬布线控制软件系统开发时间较短较长十．1）图中两个模块的总容量为2MB(512K*32位)，由8片256K*4位的DRAM芯片组成。为简化将2片DRAM与一块256*8位的方框表示。数据总线宽度为32位。地址总线宽度为24位。2）芯片采用行列阵列，有读写周期与刷新周期。在读/写周期时，在行选通信号有效下输入行地址，在列选通信号有效下输入列地址，如果是读周期，此位组内容被读出；如果是写周期的话，则将总线上数据写入此位组。刷新周期是有效下输入刷新的地址，此地址指示的一行所有存储元全部再生。3）由图可知，24位存

7、储物理地址指定的系统主存容量可达到16MB，按“存储体-块-字”进行寻址。其中，高三位用于存储体选择，对于8个2MB的存储体进行8选1。A20—A3的18位地址用于模块内256K个存储字的选择，它们分为行、列地址两部分送至芯片的9位地址引脚。A2用于模块选择：A2=0时，RAS0有效，A2=1时，RAS1有效.4）CPU给出主存地址中没有A1,A0两位。替代的是4个字节允许信号BE3—BE0,以允许对A23—A2指定的存储字（双字）中的字节或