《eda技术》习题(解答)5

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1、《EDA技术》习题5习题5-1归纳利用QuartusII进行VHDL文本输入设计的流程：从文件输入一直到SignalTapII测试。P95~P115答：1建立工作库文件夹和编辑设计文件；2创建工程；3编译前设置；4全程编译；5时序仿真；6引脚锁定；7配置文件下载；8打开SignalTapII编辑窗口；9调入SignalTapII的待测信号；10SignalTapII参数设置；11SignalTapII参数设置文件存盘；12带有SignalTapII测试信息的编译下载；13启动SignalTapII进行采样与分析；14SignalTapII的其他设置和控制方法。5-2由图5-40和图5-41，详

2、细说明工程设计CNT10的硬件工作情况。P114~P115答：图5-40给出工程设计CNT10的十进制计数工作情况；当计数CQ或CQI到9时,计数进位COUT输出正脉冲。图5-41给出工程设计CNT10的十进制计数和内部计数节点CQI计数线性递增的信号波形的工作情况。5-3如何为设计中的SignalTapII加入独立采样时钟?试给出完整的程序和对它的实测结果。P115答：为SignalTapII提供独立时钟的方法是在顶层文件的实体中增加一个时钟输入端口，如语句:LOGC_CLK:INSTD_LOGIC;在此实体中不必对其功能和连接具体定义，而在SignalTapII的参数设置中则可以选择LOG

3、C_CLK为采样时钟。5-4参考QuartusII的Help，详细说明Assignments菜单中Settings对话框的功能。(1)说明其中的TimingRequirements&Qptions的功能、他用方法和检测途经。SpecifyingTimingRequirementsandOptions(ClassicTimingAnalyzer)YoucanspecifytimingrequirementsforClassictiminganalysisthathelpyouachievethedesiredspeedperformanceandothertimingcharacteristic

4、sfortheentireproject,forspecificdesignentities,orforindividualclocks,nodes,andpins.Whenyouspecifyeitherproject-wideorindividualtimingrequirements,theFitteroptimizestheplacementoflogicinthedeviceinordertomeetyourtiminggoals.YoucanusetheTimingwizardortheTimingAnalysisSettingscommandtoeasilyspecifyallp

5、roject-widetimingrequirements,oryoucanusetheAssignmentEditortoassignindividualclockorI/Otimingrequirementstospecificentities,nodes,andpins,ortoallvalidnodesincludedinawildcardorassignmentgroupassignment.Tospecifyproject-widetimingrequirements:1.OntheAssignmentsmenu,clickSettings.2.IntheCategorylist,

6、selectTimingAnalysisSettings.3.Tospecifyproject-widetSU,tH,tCO,and/ortPDtimingrequirements,specifyvaluesunderDelayrequirements.4.Tospecifyproject-wideminimumdelayrequirements,specifyoptionsunderMinimumdelayrequirements.1.UnderClockSettings,selectDefaultrequiredfmax.2.IntheDefaultrequiredfmaxbox,type

7、thevalueoftherequiredfMAXandselectatimeunitfromthelist.3.Ifyouwanttospecifyoptionsforcuttingorreportingcertaintypesoftimingpathsglobally,enablingrecovery/removalanalysis,enablingclocklatency,andreport