基于fpga的dds信号发生器的设计

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1、基于FPGA的DDS信号发生器的设计【摘要】本文介绍了基于FPGA和MCU技术的直接数字合成信号发生器的设计，详细分析了其主要模块的系统结构、软硬件设计和具体实现电路。【关键词】信号发生器;DDS;FPGA1.引言随着数字集成电路和微电子技术的发展，直接数字合成技术（DirectDigitalSynthesis）简称DDS将先进的数字处理技术与方法引入信号合成领域，优越的性能和突出的特点使其成为现代频率合成技术中的佼佼者。DDS器件采用了高速数字电路和高速D/A转换技术，具备了频率转换时间短、相对带宽宽、频率分辨率高、输出相位连续和相位可快速程控切换等优点，可以实现对

2、信号的全数字式调制。本文给出了基于FPGA和MCU技术的直接数字合成信号发生器的设计，实现了满足预定指标的多频率波形输出。2.DDS基本原理DDS建立在采样定理基础上，首先对需要产生的波形进行采样，将采样值数字化后存人存储器作为查找表。然后通过查表读取数据，再经D/A转换器转换为模拟量，将保存的波形重新合成出来。DDS基本原理框图如图1所示。图1DDS基本原理框图8基本功能包括：接收频率控制字进行相位累加;使用带反馈的移位寄存器产生随机序列;把随机序列加到相位地址码或幅度值：对相位累加值进行相幅转换;把读出的幅度值进行D/A转换并调节其幅度;对波形进行滤波后放大输出波

3、形。3.DDS信号的产生下面就FPGA实现DDS正弦波信号为例，对其键技术进行分析。3.1采样点的实现对一个幅度为1的正弦波的一个周期进行1024点采样，用Matlab计算得到每一点对应的幅度值，然后量化成8位二进制数据存放在ROM中。用MATLAB语言编写的正弦函数数据采集程序如下：CLEARTIC;T=2*PI/1024;t=[0：T：2*pi];y=255*sinz（t）;round（y）;3.2数据ROM制作有了上面的采样点接下去就可以结合QUARTUS中ROM的制作来设计一个存储1024个采样点的存储器，下面是实现的部分Verilog程序。8modulero

4、m（address，clock，q）;altsyncramaltsyncram_component（.clock0（clock），.address_a（address），.q_a（sub_wire0）//synopsystranslate_off，.aclr0（），.aclr1（），.address_b（），.addressstall_a（），.addressstall_b（），.byteena_a（），.byteena_b（），.clock1（），.clocken0（），.clocken1（），.data_a（），.data_b（），8.q_b（），.rden_b（

5、），.wren_a（），.wren_b（）//synopsystranslate_on）;defparam3.3PLL锁相环倍频的实现在本次设计中选择Cyclone芯片它带有一个PLL可以将系统时钟频率被倍频到120M。在FPGA中使用其LPM库，可以实现波形的任意分频和移相。根据要求设计锁相环倍频到120MHZ，其最高频率不能太高，这是由外部运算放大器THS4001所能转换的速率以及FPGA在综合的时候所能承受的最高频率所约束。在QUARTUSⅡ软件下PLL锁相环制作如图2所示。图2ATLPLL设置框图3.4相位累加器的设计相位累加器由N位加法器与N位累加寄存器级联

6、构成，其内部结构如图3所示：图3累加器内部结构示意图下面是其简单的Verilog实现：always@（posedgeCLKPorposedgeACLR）//OLDCLKN8if（ACLR）ADD_B<=0;elseif（CE）ADD_B<=ADD_B+ADD_A;当每一个CLKP的上升延就会触发always进程使ACLR为高电平时相位累加寄存器清零，在CE为高电平时实现相位的累加。3.5正弦波信号的产生前面制作的ROM地址线为10位，即地址范围0-1023，相位累加器采用32位，加上倍频和分频技术可以实现最小步进为10HZ的正弦波，具体公式如下：f=fc*

7、K/2n我们采用DDS模块在低频的时候是取ROM模块中的所有数据，即得到的正弦波由ROM中的所有数据组成，通过测量当输出到频率10MHz时，无明显失真。读数据的地址是通过DDS模块的高8位作为地址线来读取的，当频率达到1000K的时候，正弦波的输出的点数就没有1024点了，在接下更高的频率的时候，构成正弦波的点数会随之减少，理论上点数可以到1点，但此时已完全失真，经过实验测量，输出的正弦波在10MHz时能明显的看的出是正弦波，不会有大的失真，DDS数据和波形仿真如图4所示。　　图4DDS数据和波形仿真如图84.MCU及硬件电路的设计4.1键盘的实现在