EDA时钟设计性报告.doc

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1、计算机与信息技术学院综合性、设计性实验报告专业：通信工程年级/班级：2011—2012学年第一学期课程名称基于VerilogHDL的通信系统设计指导教师本组成员学号姓名实验地点111机房实验时间项目名称时钟实验类型设计性一、实验目的1．进一步熟悉时钟的编程实现方法；2．掌握利用EDA软件实现时钟的基本原理；3．熟练使用Quartus进行编程；二、实验仪器或设备装QuartusII软件的微机一台三、总体设计（设计原理、设计方案及流程等）时钟利用软件实现时分别实现小时，分钟，秒的计时，同时复位键按下时计时归零。五.仿真波形六．实验

2、步骤（包括主要步骤、代码分析等）moduleshizhong10(clk,clr,pause,sh,sl,mh,ml,hl,hh);inputclk,clr,pause;output[3:0]sh,sl,mh,ml,hl,hh;reg[3:0]sh,sl,mh,ml,hl,hh;regcn1,cn2;always@(posedgeclkorposedgeclr)beginif(clr)begin{sh,sl}<=8'h00;cn1<=0;endelseif(!pause)beginif(sl==9)beginsl<=0;if(

3、sh==5)beginsh<=0;cn1<=1;endelsesh<=sh+1;endelsebeginsl<=sl+1;cn1<=0;endendendalways@(posedgecn1orposedgeclr)beginif(clr)begin{mh,ml}<=8'h00;cn2<=0;endelseif(ml==9)beginml<=0;if(mh==5)beginmh<=0;cn2<=1;endelsemh<=mh+1;endelsebeginml<=ml+1;cn2<=0;endendalways@(posedge

4、cn2orposedgeclr)beginif(clr)begin{hl}<=8'h00;endelseif(hl==3&&hh==2)begin{hl}<=8'h00;{hh}<=8'h00;endelseif(hl==9)beginhl<=0;if(hh==2)hh<=0;elsehh<=hh+1;endelsehl<=hl+1;endendmodule七、结果分析与总结通过本实验我进一步学习和了解了EDA软件，并加深了对它的进一步了解，使我在以后的学习中更有方向性，我会进一步努力的，同时发现自身也存在很大不足，但是我会进

5、一步加强练习的。教师签名：年月日