组合逻辑电路的竞争与险象研究

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1、SYSSECURITY系统安全57组合逻辑电路的竞争与险象研究何其贵余春平(江西信息应用职业技术学院江西南昌330043)摘要：信号在电路中传输都会产生时间的延迟，该延迟会引起数字电路中波形参数变坏，甚至产生竞争冒险现象，从而导致电路产生错误的输出，影响电路的可靠性和稳定性。因此，在组合逻辑电路的分析和设计过程中，研究电路的竞争与冒险现象是十分必要的。文章简要介绍了竞争险象的概念，对竞争险象产生的原因进行了探讨，对险象的判断及竞争险象的消除进行了具体研究。关键词：组合逻辑电路；竞争；险象；研究在组合逻辑电

2、路的分析和设计中，仅研究输入与输出之竞争的存在，产生高电平1。间的稳定关系是不够的，还应考虑信号在电路中传输的时延问二、险象的判断及消除题，事实上，信号经过任何逻辑门与导线时都会产生时间的延迟，该时间的延迟会使数字系统的操作速度下降，引起电路中1．险象的判断波形参数变坏，甚至产生竞争冒险现象，从而导致电路产生错判断一个逻辑电路是否可能发生险象常用的方法有代数法误的输出，直接影响电路的可靠性和稳定性。因此，在组合逻和卡诺图法I4J。辑电路的分析和设计过程中，研究电路的竞争与冒险现象是十(1)代数判别法_l分

3、必要的。①检查是否有某个变量同时以原变量和反变量的形式出现在逻辑函数表达式中，即判断是否存在竞争。一、竞争险象的概念及产生的原因②若存在竞争，则消去表达式中不存在竞争的变量，仅保1．竞争留有竞争的变量，看是否满足以下关系：在组合逻辑电路中，输入信号经过不同的路径到达某点汇a．F=A+A，说明存在0型险象；合时产生“时差”的现象，称之为竞争⋯。2．险象b．F=，说明存在1型险象。组合逻辑电路中竞争现象的存在，使得输入信号的变化可例1判断F=C+C是否存在险象。能引起输出信号产生错误的输出，这一现象称为险象。

4、当然，解：因为变量C存在竞争，则消去A、B可得：并不是所有的竞争都会产生错误的输出，我们把产生错误输出令AB=00，则F=0的竞争称为临界竞争；把不产生错误输出的竞争称为非临界竞AB=01，F=C争⋯。AB=10，F：C如图1所示逻辑电路的输出函数为F：+A。AB=11，F=+C若B=0，则不计电路的延迟时即A=B=I时，C变量可产生0型险象。(1)A=0时，F=0(2)A=I时，F=0例2判断F=(A+)(+C)是否存在险象。解：B变量存在竞争，则消去A、C令AC=00，则F=BBAC=01．F=BAC

5、=10．F=BGAC=I1，F=I即A=C=0时，B变量可产生1型险象。图1函数F=++A的逻辑电路(2)卡诺图法Ll先作出函数的卡诺图，并画出和函数表达式中各“与”项其波形图如图2(a)所示。对应的卡诺圈，如图3所示为函数F：AC-I-BC的卡诺图，观若考虑传输的延迟，设一级门延迟时间为△t，则到达察其卡诺图，若存在某两个包围圈只相邻而不相交，如图3虚线或非门G2的时间将比A到达时间晚△t，这时A和的或非结果再所示，则会产生险象现象。次延迟△t时间，则输出波形出现一个宽度为At的窄脉冲，即为“毛刺”，如

6、图2(b)所示。]广厂]—_-；r_]一图3函数，：+BC的卡诺图；：／毛刺2．竞争险象的消除j，y}七=竞争险象消除的方法有很多，如增加冗余项、引入封锁脉(a)理想波形(b)有“毛刺”的波形冲、加通脉冲及接入滤波电容等。我们在这里主要研究增加冗余项的方法。图2函数F：A+A的波形增加冗余项的方法⋯，是通过在原函数表达式中增加多余根据“毛刺”的极性，险象可分为以下两种：的“与”项或“或”项，使原函数在任何条件下都不会出现(1)O型：输出负尖脉冲，即正常输出应为高电平1，由于F：+或F：的形式，从而消除险象

7、的产生。具体冗竞争的存在，产生低电平O。余项的选择可采用代数法或卡诺图法。(下转71页)(2)1型：输出正尖脉冲，即正常输出应为低电平0，由于71本文以AES首轮轮密钥加0输出字节和第1轮字节置换y11L一·一一·输出为例对定理2进行证明。10．5r、证明：设Mi=∑：：。P2，K。=∑：：。．2，K*：。撕如岫叫-05l--·-—-u-u一-·，-·【，tt，—--—-一>疋2。，m表示D函数目标字节位，s(·)表示s盒置换，01DO2O03004005o。600700800KS=32D1=(Mi0K0

8、R’)，表示选择0输出字节第m位的D函数，f、、⋯．．II、×=208△c6=119585D2=(S(MJ0Ks)④R’)，表示选择y1输出字节第m位的D函数。对于D，，由于处于首轮轮密钥加输出字节位置，可认为融州“·懈一¨蛳R’是一个常量，则01O02003004005O06O0700800当ksm=时，Mi∈(0⋯255)，Pm0ks0rm’=Pm0m．mm,,Ks=2’40m’，ps=P(D(Mi，Ks)=D(Mj．K*