约束、时序分析的概念3.doc

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1、约束、时序分析的概念很多人询问关于约束、时序分析的问题，比如：如何设置setup,hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时钟域之间的数据交换可靠？如何使用I/O逻辑单元内部的寄存器资源？如何进行物理区域约束，完成物理综合和物理实现？为了解决人家的疑难，我们将逐一讨论这些问题。（注：以下主要设计时序约束）A时序约束的概念和基木策略时序约束主要包括周期约束（FFS到FFS,即触发器到触发器）和偏移约束（IPAD到FFS、FFS到OPAD）以及静态路径约束（IPAD到OPAD）等3种

2、。通过附加约束条件可以使综合布线丁•具调報映射和布局布线过稈，使设计达到时序要求。例如用0FFSET_IN_BEFORE约束可以告诉综合布线工具输入信号在时钟Z前什么时候准备好，综合布线工具就可以根据这个约束调整与IPAD相连的LogicCircuitry的综合实现过稈，使结果满足FFS的建立时间要求。附加时序约束的一般策略是先附加全局约束，然品对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对务时钟域内的同步元件进行分组，对分组附加周期约束，然麻对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PADTOPAD路径附加

3、约束。附加专门约束时，首先约束分组Z间的路径，然示约束快、慢速例外路径和多周期路径，以及其他特殊路径。B附加约束的基木作用1、提高设计的工作频率对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。2、获得正确的时序分析报告几乎所有的FPGA设计平台部包含静态时序分析工具，利用这类工具可以获得映射或布局布线麻的时序分析报告，从而对设计的性能做出评估。静态时序分析T具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序

4、分析工具输出正确的时序分析报告。3、指定FPGA/CPLD引脚位置与电气标准FPGA/CPLD的可编程特性使电路板设计加匸和FPGA/CPLD设计可以同时进行，而不必等FPGA/CPLD引脚位置完全确;E,从而节省了系统开发时间。这样，电路板加工完成后，设计者要根据电路板的走线对FPGA/CPLD加上引脚位置约束，使FPGA/CPLD与电路板止确连接。另外通过约束还可以指泄I0引脚所支持的接口标准和其他电气特性。为了满足LI新月异的通信发展，刈inx新型FPGA/CPLD可以通过10引脚约束设置支持诸如AGP、BLVDS.CTT、GTL、GTLP、HSTL、

5、LDT、LVCMOS、LVDO、LVDS、LVPECL、LVDSEXT、LVTTL、PCI、POX.SSTL、ULVDS等丰富的10接口标准。另外通过区域约束还能在FPGA上规划备个模块的实现区域，通过物理布局布线约束，完成模块化设计等。C周期(PERIOD)的含义周期的含义是时序屮最简单也是最重要的含义，其它很多时序概念会因为软件商不同略有羌异，而周期的概念确是最通用的，周期的概念是FPGA/ASIC时序定义的基础概念。示面要讲到的其它时序约束都是建立在周期约束的基础上的，很多其它时序公式，可以川周期公式推导。周期约束是一个基本时序和综合约束，它附加在时钟

6、网线上，时序分析工具根据PERIOD约束检查时钟域内所冇同步元件的时序是否满足要求。PERIOD约束会自动处理寄存器时钟端的反相问题，如果相邻同步元件时钟相位相反，那么它们Z间的延迟将被默认限制为PERIOD约束值的一半。如下图所示，1.dng图1周期的定义时钟的最小周期为：TCLK=TCKO+TLOGIC+TNET+TSETUP一TCLKSKEWTCL^SKEW=TCD2-TCD1其屮TCKO为时钟输出时间，TLOGIC为同步元件Z间的纽•合逻辑延迟，TNET为网线延迟,TSETUP为同步元件的建立时间，TCLK_SKEW为时钟信号TCD2和TCD1延迟的

7、并别。D数据和时钟之间的约束为了确保芯片数据采样可靠和下级芯片Z间正确地交换数据，需要约束外部时钟和数据输入输出引脚之间的时序关系(或者内部时钟和外部输入/输出数据之间的关系，这仅仅是从采用了不同的参照系爰了)o约束的内容为告诉综合器、布线器输入数据到达的时刻，或者输出数据稳定的时刻，从而保证与下一级电路的时序关系。这种时序约束在Xilinx中用SetuptoOock(edge),Clock(edge)tohold等表示。在Altera里常用tsu(InputSetupTimes)、th(InputHoldTimes)、tco(ClocktoOutDelay

8、s)來表示。很多其它时序T具育接川setup和hol